JPS60140875A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、特に超高速電子計算機用集積回路に好適な化
合物半導体へテロ構造超高速トランジスタに関する。

（１） 一クー 〔発明の背景〕 ガリウム砒素（ＧａＡｓ）はその電子の移動度がシリコ
ンに比しで著しく高く、高速デバイスを作成するに適し
た材料である。しかしながら、良質な絶縁層を形成する
ことが困難であるためにシリコンのようなＭＯ８（Ｍｅ
ｔａｌ−Ｑｘｉｄｅ　−８ｅｍｉｃｏｎｄｎｃｔｏｒ　
）型の電界効果トランジスタは実現されていない。とこ
ろが近年、絶縁層のかわシに、ドナー不純物を添加した
アルミニウムガリウム砒素（ＡｔＧａＡｓ）結晶を用い
ると、その界面に担体が誘起され電界効果屋トランジス
タが作成できることがわかってきた。第１図はこのトラ
ンジスタの動作領域のバンド構造図である。１３は電極
部、１２は不純物を含有するＡ＝ａＧａＡｓ層、１１は
実質的に不純瞼を含有しないＧａＡｓ層である。又Ｆｉ
＋はフェルミレベルを示す。第１図において１５はこの
担体であるが二次元的なポテンシャルの中にとじ込めら
れている。この担体１５は、ＡＬＧａＡｓ　（１２）中
のドナー不純物準位（１４）から供給されい不純物を含
有しないＧ　ａ　Ａ　ｓ中を走行す（２） ；〇− るため、イオン化したドナー不純物とは場所的に分離さ
れている。その結果、不純物ポテンシャルによる散乱が
著しく減少し、高移動度が実現できる。しかしながら、
この筒移動度の電子を用いてトランジスタを作成する場
合、ＡＡＧａＡｓ　中に多量のドナーが添加されている
ために、ゲート電圧が界面領域に有効にかからす、相互
コンダクタンスを下げる結果になってしまう。これを防
ぐためＫは、ＭＯ８構造のように不純物を添加しないＡ
ｔＧａＡｓ　を用いることが望ましい。しかしながら、
ショットキー型のゲートの場合には、ソースおよびドレ
イン電極と、チャンネルとの間にはＭＯ８構造の場合と
は異なシ、間隙ができている。

その結果、ＡｔＧ　ａ　Ａ　ｓ　あるいはＧ　ａ　Ａ　
ｓ中にドナー不純物を添加しない場合には担体がこの間
隙部に誘起されず、従ってチャンネルとソース・ドレイ
ン電極とを接続することができず、トランジスタとして
動作しえない。

〔発明の目的〕

本発明の目的は、チャンネルとソース、ドレイン電極間
の間隙領域の半導体、上記の例ではＡｔＧ　ａ　Ａ　ｓ
　及びＧ　ａ　Ａ　ｓ中にドナー不純物を導入し、ゲー
ト電極直下のチャンネル部の一部には不純物を導入しな
いことを特徴とする超高速トランジスタを提供すること
にある。

〔発明の概要〕

チャンネルとソース、ドレイン電極間の間隙領域に、例
えばゲート電極をマスクとして不純物イオンを打込むこ
とで、間隙領域の抵抗値を下げ、ゲ−１を極直下のチャ
ンネルとソース、ドレイン電極とが接続可能となる。ま
た、チャンネル部分には不純物イオンは打込れないので
電子の高移動度はそのまま保たれ、高速トランジスタ動
作が可能となる。

かかる構造によって、（１）チャンネル近傍のＡｔＧａ
Ａｓ　中に散乱中心になる不純物がないために、移動度
が増大する、（２）Ａ　ｔＧ　ａ　Ａ　ｓ層をＭＯＳに
おける絶縁層と同等の働きを持たせることができるので
、ゲート電圧を有効にチャンネル部に印加でき、相互コ
ンダクタンスを増大できること、（３）間隙部にはドナ
ー不純物から担体が供給されるので、チャンネル部とソ
ース、ドレイン電極が接続でき、トランジスタとして作
動する等の特徴を有している。

ＡｔＧａＡｓ　およびＧ　ａ　Ａ　ｓからなるヘテロ構
造電界効果トランジスタの場合には、ＧａＡｓとＡｔＧ
　ａ　Ａ　ｓ　との伝導帯の界面での差が約０．３　ｅ
　Ｖであり、ショットキー障壁が約０．６６Ｖ程度であ
る。従って、不純物を添加しない、ＡｔＧａＡｓ　を用
いた場合には、ゲート電圧をかけない状態ではチャンネ
ルが形成されない。第２図にこの場合のバンド構造図を
示す。１３はやはシミ極部、１２はＡｔＧ　ａ　Ａ　ｓ
層、１１はＧ　ａ　Ａ　ｓ層で、Ｆ！！はフェルミレベ
ルを示している。第２図の場合、ノーマリオフ状態であ
り、ゲートに正の電圧をかけることによってチャンネル
が形成される。すなわちエンハンスメント型のトランジ
スタとなる。一方、従来型の、不純物を添加したＡｔＧ
ａＡｓ　を使用する場合には、ノーマリオンで、デプレ
ーション型のトランジスタになる。しかし、後者の場合
でも、ＡｔＧａＡ、ｓ　層を著しく薄く（〜５００Ａ）
すると、ショットキー障壁による空乏層（１６）がＡｔ
ＧａＡｓ金属に伸び、ノーマリオフ型が実現される。こ
れら従来の二つのタイプのトランジスタを組合せること
によシ、集積回路を作製することができるが、エンハン
スメント型はエツチングによＶ）ＡｔＧａＡｓを薄くシ
、デプレッション型はＡ、／、ＧａＡ、ｓ　を厚くする
といった構造にしなければならない。従って同一基板上
に両者を作るのは手数がかかるとともに、エツチングの
精度が低いために特性のバラツギを生ずるといつだ欠点
がある。

本発明のトランジスタを使用すれば、集積化する場合に
は、上記の問題が解決される。すなわち、エンハンスメ
ント型の本発明トランジスタを複数個作成する過程で必
要なトランジスタにのみ例えばイオン打込み法において
不純物を導入し、ポテンシャル形状を変化させて、ゲー
トの閾値を変えるか、必要ならばノーマリオンになるま
で不純物濃度を上げてデプレーション型のトランジスタ
にすればよい。この際、イオン打込みによって形成され
る格子欠陥の影響、不純物そのものによる担体の散乱確
率の増大を防ぐために、イオンの平均飛程かへテロ界面
より、３００人以上離してイオン打込みを行うことが肝
要である。イオン打込みは不純物量を精度よく制御でき
るため、閾値の制御によく利用されている技術であシ、
従って従来のエツチング法よりもはるかに精度よく、シ
かも特性のバラツキを少なくすることが可能である。

〔発明の実施例〕

実施例１ 第３図（ａ）〜（Ｃ）に主要工程を示す。

半絶縁性Ｇ　ａ　Ａ　ｓ基板２１上に、分子線エピタキ
シー法を用いて、不純物を故意には添加しないＧａＡｓ
層（２２）を約１μｍ（通常、５０００人〜１．５μｍ
程度としている。）を基板温度５８０Ｃにて成長したの
ち、ＡｔとＧａとの組成比が約０．３：０．７になるＡ
ｔＧ　ａ　Ａ　ｓ層（２３）を１２００人（大略５００
〜５０００Ａの範囲で選択している）成長させる。いず
れの層にも不純物は特に添加しないが、ＧａＡｓ層２２
中でのドナー濃度は約１×１０１６ｃｍ−３であった。

上Ｗｊ＋のエピタキシャル層上に、ゲー）電極２８とな
る金属、例えばＴｉ、Ｗを約２μｍ厚をつけた後、この
金属電極をイオン打込みの際のマスクとして（セルファ
ライン）Ｓｉイオン３１を１５０Ｋ　ｅ　Ｖで２　Ｘ　
１０１３ｔｙｎ−２打込む。イオン打込みにより発生し
た格子欠陥を除去し、イオンを活性化させるために、７
５０Ｃ１３０分間のアニールを行なった。第３図（ｂ）
に２４として示したのがこの不純分領域である。イオン
の活性化率を高めるためには８５０′Ｃの高温でアニー
ルする方が望ましいが、ＡｔＧａＡｓ　、ＧａＡｓ界面
のボケを防ぎ、まだ不純物の拡散を防ぐために上記の温
度でアニールは行なっている。

なお、上記ドナー不純物としてはＳｉＯ外にＧｅ、Ｓｎ
、Ｔｅ、Ｓｅ、Ｓ等を用いることが出来る。大略１０１
３ｔ−１０”ｃｍ−２の程度をイオン打込みする不純物
濃度はキャリアをどの程度生せ゛しめるか、即ち装置の
要求される特性に応じて設定される。イ王ン打込みのエ
ネルギーは打込み元素に応じて異なるが、５０〜２００
ＫｅＶ程度の範囲を使用する。

次にイオン打込み層とつながって、ソース（２５）およ
びドレイン電極領域（２６）を、通常の合金法にて形成
し、さらに電極金属Ａｔ（２９゜３０）を形成して、電
界効果トランジスタを作成した。なお、３２に界面に訪
起されたキャリアを示している。

なお、ソースおよびドレイン領域の形成は、たとえばＡ
　ｕ　−Ｇｅ合金（２０００Ａ　）　−Ｎ　ｉ　（１０
０人）　−Ａ　ｕ　−（）　ｅ合金（３０００人）を所
定部分に積層し、Ｈ２中、４００Ｃ，５分程度加熱する
ことによって形成される。

このようにして作成したトランジスタは、Ａ　Ｌ　Ｑａ
　Ａ　ｓ　中に２　Ｘ　１０　”ｃｍ−”程度ドナーを
添加して作成した従来型のへテロ接合電界効果トランジ
スタに比して、移動度で約１．５倍、相互コンダクタン
スでは約３倍の性能かえられた。

なお、ＡＬ　ＧａＡ　ｓ　よりも化学的に安定なＧ　ａ
　Ａ　ｓをＡ　ｔｃｈ　ａ　Ａ　ｓ　上にわずかに成長
させることも、トｒＱ） ランジスタ作成効率を増加せしめることに有効であるこ
とは、従来法と同じである。厚さとしては３００人〜２
０００Ａ程度である。

実施例２ ウェハー上に集積回路を作った例を述べる。この実施例
での基本となる構成は、エンノ１ンスメント型とデプレ
ーション型の電界効果トランジスタの対である。まず、
実施例１と同様に半絶縁性ＧａＡｓ基板２１上に分子線
エピタキシャル法でＧ　ａ　Ａ　ｓ層２２を約１　μｍ
％　ＧａＡｔＡｓ　ｆ＠　２３を約１２００人成長させ
る。次いでトランジスタとなるベキ領域のうち、デプレ
ーション型のトランジスタとなるべき領域へ、Ｓｉイオ
ン（３１）を７０Ｋｅｙで２×１０１３ｃｒｎ−２打込
む。この場合、ＱａＡｔＡｓ層２３のみにイオン打込み
するのがより好ましいことは前述した通りである。その
後、ゲート電極２８を形成したのち、これをマスクに２
回目のイオン打込みｅ［施例１と同一の条件で両方の、
トランジスタとなるべき領域２７に打込み、同様のアニ
ールによって不純物を活性化する（１０） こトニよυ、エンハンスメン＋−ｍとテフレーション型
のトランジスタを同時に作成することができた。

なお、上記ドナー不純物としてはＳｉＯ外にＧｅ、８ｎ
、’ｌ’ｅ、　Ｓｅ、Ｓ等を用いることが出来る。大略
１０１３〜１０１４Ｃｒｎ−３の程度をイオン打込みす
る不純物濃度はキャリアをどの程度生せ゛しめるか、即
ち装置の要求される特性に応じて設定される。イオン打
込みのエネルギーは打込み元素に応じて異なるが、５０
〜２００ＫｅＶ程度の範囲を使用する。

又、ソースおよびドレイン領域の形成は、たとえばＡｕ
−Ｇｅ合金（２０００人）−Ｎｉ（１００人）　−Ａ、
　ｕ−Ｑ　ｅ合金（３０００Ａ　）を所定部分に積層し
、Ｈ２中、４００Ｃ，５分程度加熱することによって形
成される。

以上の実施例ではＧａＡｓ−Ｑａ４ｔＡｓ　系で構成し
た半導体装置に関して説明したが、他のへテロ接合を構
成する材料も適当である。たとえば、Ａ７ｙＧａ＋　−
ｙＡｓ−Ａ７ｘＧａｔ　−ｘＡｓ、　ＧａＡｓ−（１１
） ＡｔＧａＡｓＰ、ＩｎＰ−ＩｎＧａＡ、ｓＰ　、ＩｎＰ
−ＩｎＧａＡｓ。

ＩｎＡ、５−ＧａＡｓＳｂ　等である。

【図面の簡単な説明】

第１図は、従来型のトランジスタの動作領域のバンド構
造図、第２図は本発明のトランジスタの動作領域のバン
ド構造図、第３図は本発明のトランジスタの作製主要工
程を示す断面図、第４図は本発明のトランジスタによる
集積回路の作製主要工程を示す断面図である。 ２１・・・半絶縁性ＧａＡｓ基板、２２・・・Ｇ　ａ　
Ａ　ｓエピタキシャル層、２３・・・ＡＡＧａＡｓ　エ
ピタキシャル層、２４・・・１回目のイオン打込みで導
入したＳｉ不純物、２５．２６・・・ソースおよびドレ
イン領域、２７・・・２回目のイオン打込みで導入した
Ｓ　ｌ　％２８・・・ゲート電極、２９．３０・・・配
線用金属、（１２） Ｘ　ｌ　口 第　２　目 χ　、３　図 （Ｊ　”’？≦ 第１頁の続き ０発　明　者　丸　山　瑛　−国分寺市東恋央研究所内 ０発　明　者　森　岡　誠　国分寺市東恋央研究所内 ０発　明　者　沢　１）　安　史　国分寺市東恋央研究
所内 ＠発明者　黒１）崇部　国分寺市競 央研究所内 ／′１７０

Claims (1)

【特許請求の範囲】
1. １、第１の半導体層と第２の半導体層とかへテロ接合を
   形成して配され、第１の半導体層の禁止帯幅は第２の半
   導体層のそれより小さくなっており、第１の半導体層と
   電子的に接続された少なくとも一対の電極と、前記へテ
   ロ接合近傍に生ずるキャリアの制御手段とを少々くとも
   有する半導体装置において、前記第１の半導体層はキャ
   リアの制御用電極下の一部に不純物を１０１６ｃｒｎ−
   ３以下しか含まず、且キャリアの送受手段に隣接する領
   域の一方、又は両方には不純物を１０１６ｚ−”以上含
   有することを特徴とする半導体装置。