JPS60140875A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60140875A JPS60140875A JP58246274A JP24627483A JPS60140875A JP S60140875 A JPS60140875 A JP S60140875A JP 58246274 A JP58246274 A JP 58246274A JP 24627483 A JP24627483 A JP 24627483A JP S60140875 A JPS60140875 A JP S60140875A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、特に超高速電子計算機用集積回路に好適な化
合物半導体へテロ構造超高速トランジスタに関する。
合物半導体へテロ構造超高速トランジスタに関する。
(1)
一クー
〔発明の背景〕
ガリウム砒素(GaAs)はその電子の移動度がシリコ
ンに比しで著しく高く、高速デバイスを作成するに適し
た材料である。しかしながら、良質な絶縁層を形成する
ことが困難であるためにシリコンのようなMO8(Me
tal−Qxide −8emicondnctor
)型の電界効果トランジスタは実現されていない。とこ
ろが近年、絶縁層のかわシに、ドナー不純物を添加した
アルミニウムガリウム砒素(AtGaAs)結晶を用い
ると、その界面に担体が誘起され電界効果屋トランジス
タが作成できることがわかってきた。第1図はこのトラ
ンジスタの動作領域のバンド構造図である。13は電極
部、12は不純物を含有するA=aGaAs層、11は
実質的に不純瞼を含有しないGaAs層である。又Fi
+はフェルミレベルを示す。第1図において15はこの
担体であるが二次元的なポテンシャルの中にとじ込めら
れている。この担体15は、ALGaAs (12)中
のドナー不純物準位(14)から供給されい不純物を含
有しないG a A s中を走行す(2) ;〇− るため、イオン化したドナー不純物とは場所的に分離さ
れている。その結果、不純物ポテンシャルによる散乱が
著しく減少し、高移動度が実現できる。しかしながら、
この筒移動度の電子を用いてトランジスタを作成する場
合、AAGaAs 中に多量のドナーが添加されている
ために、ゲート電圧が界面領域に有効にかからす、相互
コンダクタンスを下げる結果になってしまう。これを防
ぐためKは、MO8構造のように不純物を添加しないA
tGaAs を用いることが望ましい。しかしながら、
ショットキー型のゲートの場合には、ソースおよびドレ
イン電極と、チャンネルとの間にはMO8構造の場合と
は異なシ、間隙ができている。
ンに比しで著しく高く、高速デバイスを作成するに適し
た材料である。しかしながら、良質な絶縁層を形成する
ことが困難であるためにシリコンのようなMO8(Me
tal−Qxide −8emicondnctor
)型の電界効果トランジスタは実現されていない。とこ
ろが近年、絶縁層のかわシに、ドナー不純物を添加した
アルミニウムガリウム砒素(AtGaAs)結晶を用い
ると、その界面に担体が誘起され電界効果屋トランジス
タが作成できることがわかってきた。第1図はこのトラ
ンジスタの動作領域のバンド構造図である。13は電極
部、12は不純物を含有するA=aGaAs層、11は
実質的に不純瞼を含有しないGaAs層である。又Fi
+はフェルミレベルを示す。第1図において15はこの
担体であるが二次元的なポテンシャルの中にとじ込めら
れている。この担体15は、ALGaAs (12)中
のドナー不純物準位(14)から供給されい不純物を含
有しないG a A s中を走行す(2) ;〇− るため、イオン化したドナー不純物とは場所的に分離さ
れている。その結果、不純物ポテンシャルによる散乱が
著しく減少し、高移動度が実現できる。しかしながら、
この筒移動度の電子を用いてトランジスタを作成する場
合、AAGaAs 中に多量のドナーが添加されている
ために、ゲート電圧が界面領域に有効にかからす、相互
コンダクタンスを下げる結果になってしまう。これを防
ぐためKは、MO8構造のように不純物を添加しないA
tGaAs を用いることが望ましい。しかしながら、
ショットキー型のゲートの場合には、ソースおよびドレ
イン電極と、チャンネルとの間にはMO8構造の場合と
は異なシ、間隙ができている。
その結果、AtG a A s あるいはG a A
s中にドナー不純物を添加しない場合には担体がこの間
隙部に誘起されず、従ってチャンネルとソース・ドレイ
ン電極とを接続することができず、トランジスタとして
動作しえない。
s中にドナー不純物を添加しない場合には担体がこの間
隙部に誘起されず、従ってチャンネルとソース・ドレイ
ン電極とを接続することができず、トランジスタとして
動作しえない。
本発明の目的は、チャンネルとソース、ドレイン電極間
の間隙領域の半導体、上記の例ではAtG a A s
及びG a A s中にドナー不純物を導入し、ゲー
ト電極直下のチャンネル部の一部には不純物を導入しな
いことを特徴とする超高速トランジスタを提供すること
にある。
の間隙領域の半導体、上記の例ではAtG a A s
及びG a A s中にドナー不純物を導入し、ゲー
ト電極直下のチャンネル部の一部には不純物を導入しな
いことを特徴とする超高速トランジスタを提供すること
にある。
チャンネルとソース、ドレイン電極間の間隙領域に、例
えばゲート電極をマスクとして不純物イオンを打込むこ
とで、間隙領域の抵抗値を下げ、ゲ−1を極直下のチャ
ンネルとソース、ドレイン電極とが接続可能となる。ま
た、チャンネル部分には不純物イオンは打込れないので
電子の高移動度はそのまま保たれ、高速トランジスタ動
作が可能となる。
えばゲート電極をマスクとして不純物イオンを打込むこ
とで、間隙領域の抵抗値を下げ、ゲ−1を極直下のチャ
ンネルとソース、ドレイン電極とが接続可能となる。ま
た、チャンネル部分には不純物イオンは打込れないので
電子の高移動度はそのまま保たれ、高速トランジスタ動
作が可能となる。
かかる構造によって、(1)チャンネル近傍のAtGa
As 中に散乱中心になる不純物がないために、移動度
が増大する、(2)A tG a A s層をMOSに
おける絶縁層と同等の働きを持たせることができるので
、ゲート電圧を有効にチャンネル部に印加でき、相互コ
ンダクタンスを増大できること、(3)間隙部にはドナ
ー不純物から担体が供給されるので、チャンネル部とソ
ース、ドレイン電極が接続でき、トランジスタとして作
動する等の特徴を有している。
As 中に散乱中心になる不純物がないために、移動度
が増大する、(2)A tG a A s層をMOSに
おける絶縁層と同等の働きを持たせることができるので
、ゲート電圧を有効にチャンネル部に印加でき、相互コ
ンダクタンスを増大できること、(3)間隙部にはドナ
ー不純物から担体が供給されるので、チャンネル部とソ
ース、ドレイン電極が接続でき、トランジスタとして作
動する等の特徴を有している。
AtGaAs およびG a A sからなるヘテロ構
造電界効果トランジスタの場合には、GaAsとAtG
a A s との伝導帯の界面での差が約0.3 e
Vであり、ショットキー障壁が約0.66V程度であ
る。従って、不純物を添加しない、AtGaAs を用
いた場合には、ゲート電圧をかけない状態ではチャンネ
ルが形成されない。第2図にこの場合のバンド構造図を
示す。13はやはシミ極部、12はAtG a A s
層、11はG a A s層で、F!!はフェルミレベ
ルを示している。第2図の場合、ノーマリオフ状態であ
り、ゲートに正の電圧をかけることによってチャンネル
が形成される。すなわちエンハンスメント型のトランジ
スタとなる。一方、従来型の、不純物を添加したAtG
aAs を使用する場合には、ノーマリオンで、デプレ
ーション型のトランジスタになる。しかし、後者の場合
でも、AtGaA、s 層を著しく薄く(〜500A)
すると、ショットキー障壁による空乏層(16)がAt
GaAs金属に伸び、ノーマリオフ型が実現される。こ
れら従来の二つのタイプのトランジスタを組合せること
によシ、集積回路を作製することができるが、エンハン
スメント型はエツチングによV)AtGaAsを薄くシ
、デプレッション型はA、/、GaA、s を厚くする
といった構造にしなければならない。従って同一基板上
に両者を作るのは手数がかかるとともに、エツチングの
精度が低いために特性のバラツギを生ずるといつだ欠点
がある。
造電界効果トランジスタの場合には、GaAsとAtG
a A s との伝導帯の界面での差が約0.3 e
Vであり、ショットキー障壁が約0.66V程度であ
る。従って、不純物を添加しない、AtGaAs を用
いた場合には、ゲート電圧をかけない状態ではチャンネ
ルが形成されない。第2図にこの場合のバンド構造図を
示す。13はやはシミ極部、12はAtG a A s
層、11はG a A s層で、F!!はフェルミレベ
ルを示している。第2図の場合、ノーマリオフ状態であ
り、ゲートに正の電圧をかけることによってチャンネル
が形成される。すなわちエンハンスメント型のトランジ
スタとなる。一方、従来型の、不純物を添加したAtG
aAs を使用する場合には、ノーマリオンで、デプレ
ーション型のトランジスタになる。しかし、後者の場合
でも、AtGaA、s 層を著しく薄く(〜500A)
すると、ショットキー障壁による空乏層(16)がAt
GaAs金属に伸び、ノーマリオフ型が実現される。こ
れら従来の二つのタイプのトランジスタを組合せること
によシ、集積回路を作製することができるが、エンハン
スメント型はエツチングによV)AtGaAsを薄くシ
、デプレッション型はA、/、GaA、s を厚くする
といった構造にしなければならない。従って同一基板上
に両者を作るのは手数がかかるとともに、エツチングの
精度が低いために特性のバラツギを生ずるといつだ欠点
がある。
本発明のトランジスタを使用すれば、集積化する場合に
は、上記の問題が解決される。すなわち、エンハンスメ
ント型の本発明トランジスタを複数個作成する過程で必
要なトランジスタにのみ例えばイオン打込み法において
不純物を導入し、ポテンシャル形状を変化させて、ゲー
トの閾値を変えるか、必要ならばノーマリオンになるま
で不純物濃度を上げてデプレーション型のトランジスタ
にすればよい。この際、イオン打込みによって形成され
る格子欠陥の影響、不純物そのものによる担体の散乱確
率の増大を防ぐために、イオンの平均飛程かへテロ界面
より、300人以上離してイオン打込みを行うことが肝
要である。イオン打込みは不純物量を精度よく制御でき
るため、閾値の制御によく利用されている技術であシ、
従って従来のエツチング法よりもはるかに精度よく、シ
かも特性のバラツキを少なくすることが可能である。
は、上記の問題が解決される。すなわち、エンハンスメ
ント型の本発明トランジスタを複数個作成する過程で必
要なトランジスタにのみ例えばイオン打込み法において
不純物を導入し、ポテンシャル形状を変化させて、ゲー
トの閾値を変えるか、必要ならばノーマリオンになるま
で不純物濃度を上げてデプレーション型のトランジスタ
にすればよい。この際、イオン打込みによって形成され
る格子欠陥の影響、不純物そのものによる担体の散乱確
率の増大を防ぐために、イオンの平均飛程かへテロ界面
より、300人以上離してイオン打込みを行うことが肝
要である。イオン打込みは不純物量を精度よく制御でき
るため、閾値の制御によく利用されている技術であシ、
従って従来のエツチング法よりもはるかに精度よく、シ
かも特性のバラツキを少なくすることが可能である。
実施例1
第3図(a)〜(C)に主要工程を示す。
半絶縁性G a A s基板21上に、分子線エピタキ
シー法を用いて、不純物を故意には添加しないGaAs
層(22)を約1μm(通常、5000人〜1.5μm
程度としている。)を基板温度580Cにて成長したの
ち、AtとGaとの組成比が約0.3:0.7になるA
tG a A s層(23)を1200人(大略500
〜5000Aの範囲で選択している)成長させる。いず
れの層にも不純物は特に添加しないが、GaAs層22
中でのドナー濃度は約1×1016cm−3であった。
シー法を用いて、不純物を故意には添加しないGaAs
層(22)を約1μm(通常、5000人〜1.5μm
程度としている。)を基板温度580Cにて成長したの
ち、AtとGaとの組成比が約0.3:0.7になるA
tG a A s層(23)を1200人(大略500
〜5000Aの範囲で選択している)成長させる。いず
れの層にも不純物は特に添加しないが、GaAs層22
中でのドナー濃度は約1×1016cm−3であった。
上Wj+のエピタキシャル層上に、ゲー)電極28とな
る金属、例えばTi、Wを約2μm厚をつけた後、この
金属電極をイオン打込みの際のマスクとして(セルファ
ライン)Siイオン31を150K e Vで2 X
1013tyn−2打込む。イオン打込みにより発生し
た格子欠陥を除去し、イオンを活性化させるために、7
50C130分間のアニールを行なった。第3図(b)
に24として示したのがこの不純分領域である。イオン
の活性化率を高めるためには850′Cの高温でアニー
ルする方が望ましいが、AtGaAs 、GaAs界面
のボケを防ぎ、まだ不純物の拡散を防ぐために上記の温
度でアニールは行なっている。
る金属、例えばTi、Wを約2μm厚をつけた後、この
金属電極をイオン打込みの際のマスクとして(セルファ
ライン)Siイオン31を150K e Vで2 X
1013tyn−2打込む。イオン打込みにより発生し
た格子欠陥を除去し、イオンを活性化させるために、7
50C130分間のアニールを行なった。第3図(b)
に24として示したのがこの不純分領域である。イオン
の活性化率を高めるためには850′Cの高温でアニー
ルする方が望ましいが、AtGaAs 、GaAs界面
のボケを防ぎ、まだ不純物の拡散を防ぐために上記の温
度でアニールは行なっている。
なお、上記ドナー不純物としてはSiO外にGe、Sn
、Te、Se、S等を用いることが出来る。大略101
3t−10”cm−2の程度をイオン打込みする不純物
濃度はキャリアをどの程度生せ゛しめるか、即ち装置の
要求される特性に応じて設定される。イ王ン打込みのエ
ネルギーは打込み元素に応じて異なるが、50〜200
KeV程度の範囲を使用する。
、Te、Se、S等を用いることが出来る。大略101
3t−10”cm−2の程度をイオン打込みする不純物
濃度はキャリアをどの程度生せ゛しめるか、即ち装置の
要求される特性に応じて設定される。イ王ン打込みのエ
ネルギーは打込み元素に応じて異なるが、50〜200
KeV程度の範囲を使用する。
次にイオン打込み層とつながって、ソース(25)およ
びドレイン電極領域(26)を、通常の合金法にて形成
し、さらに電極金属At(29゜30)を形成して、電
界効果トランジスタを作成した。なお、32に界面に訪
起されたキャリアを示している。
びドレイン電極領域(26)を、通常の合金法にて形成
し、さらに電極金属At(29゜30)を形成して、電
界効果トランジスタを作成した。なお、32に界面に訪
起されたキャリアを示している。
なお、ソースおよびドレイン領域の形成は、たとえばA
u −Ge合金(2000A ) −N i (10
0人) −A u −() e合金(3000人)を所
定部分に積層し、H2中、400C,5分程度加熱する
ことによって形成される。
u −Ge合金(2000A ) −N i (10
0人) −A u −() e合金(3000人)を所
定部分に積層し、H2中、400C,5分程度加熱する
ことによって形成される。
このようにして作成したトランジスタは、A L Qa
A s 中に2 X 10 ”cm−”程度ドナーを
添加して作成した従来型のへテロ接合電界効果トランジ
スタに比して、移動度で約1.5倍、相互コンダクタン
スでは約3倍の性能かえられた。
A s 中に2 X 10 ”cm−”程度ドナーを
添加して作成した従来型のへテロ接合電界効果トランジ
スタに比して、移動度で約1.5倍、相互コンダクタン
スでは約3倍の性能かえられた。
なお、AL GaA s よりも化学的に安定なG a
A sをA tch a A s 上にわずかに成長
させることも、トrQ) ランジスタ作成効率を増加せしめることに有効であるこ
とは、従来法と同じである。厚さとしては300人〜2
000A程度である。
A sをA tch a A s 上にわずかに成長
させることも、トrQ) ランジスタ作成効率を増加せしめることに有効であるこ
とは、従来法と同じである。厚さとしては300人〜2
000A程度である。
実施例2
ウェハー上に集積回路を作った例を述べる。この実施例
での基本となる構成は、エンノ1ンスメント型とデプレ
ーション型の電界効果トランジスタの対である。まず、
実施例1と同様に半絶縁性GaAs基板21上に分子線
エピタキシャル法でG a A s層22を約1 μm
% GaAtAs f@ 23を約1200人成長させ
る。次いでトランジスタとなるベキ領域のうち、デプレ
ーション型のトランジスタとなるべき領域へ、Siイオ
ン(31)を70Keyで2×1013crn−2打込
む。この場合、QaAtAs層23のみにイオン打込み
するのがより好ましいことは前述した通りである。その
後、ゲート電極28を形成したのち、これをマスクに2
回目のイオン打込みe[施例1と同一の条件で両方の、
トランジスタとなるべき領域27に打込み、同様のアニ
ールによって不純物を活性化する(10) こトニよυ、エンハンスメン+−mとテフレーション型
のトランジスタを同時に作成することができた。
での基本となる構成は、エンノ1ンスメント型とデプレ
ーション型の電界効果トランジスタの対である。まず、
実施例1と同様に半絶縁性GaAs基板21上に分子線
エピタキシャル法でG a A s層22を約1 μm
% GaAtAs f@ 23を約1200人成長させ
る。次いでトランジスタとなるベキ領域のうち、デプレ
ーション型のトランジスタとなるべき領域へ、Siイオ
ン(31)を70Keyで2×1013crn−2打込
む。この場合、QaAtAs層23のみにイオン打込み
するのがより好ましいことは前述した通りである。その
後、ゲート電極28を形成したのち、これをマスクに2
回目のイオン打込みe[施例1と同一の条件で両方の、
トランジスタとなるべき領域27に打込み、同様のアニ
ールによって不純物を活性化する(10) こトニよυ、エンハンスメン+−mとテフレーション型
のトランジスタを同時に作成することができた。
なお、上記ドナー不純物としてはSiO外にGe、8n
、’l’e、 Se、S等を用いることが出来る。大略
1013〜1014Crn−3の程度をイオン打込みす
る不純物濃度はキャリアをどの程度生せ゛しめるか、即
ち装置の要求される特性に応じて設定される。イオン打
込みのエネルギーは打込み元素に応じて異なるが、50
〜200KeV程度の範囲を使用する。
、’l’e、 Se、S等を用いることが出来る。大略
1013〜1014Crn−3の程度をイオン打込みす
る不純物濃度はキャリアをどの程度生せ゛しめるか、即
ち装置の要求される特性に応じて設定される。イオン打
込みのエネルギーは打込み元素に応じて異なるが、50
〜200KeV程度の範囲を使用する。
又、ソースおよびドレイン領域の形成は、たとえばAu
−Ge合金(2000人)−Ni(100人) −A、
u−Q e合金(3000A )を所定部分に積層し
、H2中、400C,5分程度加熱することによって形
成される。
−Ge合金(2000人)−Ni(100人) −A、
u−Q e合金(3000A )を所定部分に積層し
、H2中、400C,5分程度加熱することによって形
成される。
以上の実施例ではGaAs−Qa4tAs 系で構成し
た半導体装置に関して説明したが、他のへテロ接合を構
成する材料も適当である。たとえば、A7yGa+ −
yAs−A7xGat −xAs、 GaAs−(11
) AtGaAsP、InP−InGaA、sP 、InP
−InGaAs。
た半導体装置に関して説明したが、他のへテロ接合を構
成する材料も適当である。たとえば、A7yGa+ −
yAs−A7xGat −xAs、 GaAs−(11
) AtGaAsP、InP−InGaA、sP 、InP
−InGaAs。
InA、5−GaAsSb 等である。
第1図は、従来型のトランジスタの動作領域のバンド構
造図、第2図は本発明のトランジスタの動作領域のバン
ド構造図、第3図は本発明のトランジスタの作製主要工
程を示す断面図、第4図は本発明のトランジスタによる
集積回路の作製主要工程を示す断面図である。 21・・・半絶縁性GaAs基板、22・・・G a
A sエピタキシャル層、23・・・AAGaAs エ
ピタキシャル層、24・・・1回目のイオン打込みで導
入したSi不純物、25.26・・・ソースおよびドレ
イン領域、27・・・2回目のイオン打込みで導入した
S l %28・・・ゲート電極、29.30・・・配
線用金属、(12) X l 口 第 2 目 χ 、3 図 (J ”’?≦ 第1頁の続き 0発 明 者 丸 山 瑛 −国分寺市東恋央研究所内 0発 明 者 森 岡 誠 国分寺市東恋央研究所内 0発 明 者 沢 1) 安 史 国分寺市東恋央研究
所内 @発明者 黒1)崇部 国分寺市競 央研究所内 /′170
造図、第2図は本発明のトランジスタの動作領域のバン
ド構造図、第3図は本発明のトランジスタの作製主要工
程を示す断面図、第4図は本発明のトランジスタによる
集積回路の作製主要工程を示す断面図である。 21・・・半絶縁性GaAs基板、22・・・G a
A sエピタキシャル層、23・・・AAGaAs エ
ピタキシャル層、24・・・1回目のイオン打込みで導
入したSi不純物、25.26・・・ソースおよびドレ
イン領域、27・・・2回目のイオン打込みで導入した
S l %28・・・ゲート電極、29.30・・・配
線用金属、(12) X l 口 第 2 目 χ 、3 図 (J ”’?≦ 第1頁の続き 0発 明 者 丸 山 瑛 −国分寺市東恋央研究所内 0発 明 者 森 岡 誠 国分寺市東恋央研究所内 0発 明 者 沢 1) 安 史 国分寺市東恋央研究
所内 @発明者 黒1)崇部 国分寺市競 央研究所内 /′170
Claims (1)
- 1、第1の半導体層と第2の半導体層とかへテロ接合を
形成して配され、第1の半導体層の禁止帯幅は第2の半
導体層のそれより小さくなっており、第1の半導体層と
電子的に接続された少なくとも一対の電極と、前記へテ
ロ接合近傍に生ずるキャリアの制御手段とを少々くとも
有する半導体装置において、前記第1の半導体層はキャ
リアの制御用電極下の一部に不純物を1016crn−
3以下しか含まず、且キャリアの送受手段に隣接する領
域の一方、又は両方には不純物を1016z−”以上含
有することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58246274A JPS60140875A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58246274A JPS60140875A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60140875A true JPS60140875A (ja) | 1985-07-25 |
Family
ID=17146094
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58246274A Pending JPS60140875A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60140875A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63187667A (ja) * | 1987-01-30 | 1988-08-03 | Hitachi Ltd | 半導体装置 |
-
1983
- 1983-12-28 JP JP58246274A patent/JPS60140875A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63187667A (ja) * | 1987-01-30 | 1988-08-03 | Hitachi Ltd | 半導体装置 |
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