JPS60143673A - 半導体装置 - Google Patents
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- JPS60143673A JPS60143673A JP58246970A JP24697083A JPS60143673A JP S60143673 A JPS60143673 A JP S60143673A JP 58246970 A JP58246970 A JP 58246970A JP 24697083 A JP24697083 A JP 24697083A JP S60143673 A JPS60143673 A JP S60143673A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は高速動作を可能とする半導体装置に関する。
ガリウム砒紫(GaAs)はその電子の移動度がシリコ
ンに比して著しく高く、高速デバイスを作成するに適し
た材料である。しかしながら、良質な絶縁層を形成する
ことが困難であるためにシリコンのようなMOS (M
etal −Oxide−8amicon−dncto
r)型の電界効果トランジスタは実現されていない。と
ころが近年、絶縁層のかわりに、ドナー不純物を添加し
たアルミニウムガリウム砒紫(AlGaAs )結晶を
用いると、その界面に担体が誘起され電界効果型トラン
ジスタが作成できることがわかってきた。第1図はこの
トランジスタの動作領域のバンド構造図である。13は
電極部、12は不純物を含有するA I G a As
層、11ハ実Jj的に不純物を含有しないG a A
s層である。又F。
ンに比して著しく高く、高速デバイスを作成するに適し
た材料である。しかしながら、良質な絶縁層を形成する
ことが困難であるためにシリコンのようなMOS (M
etal −Oxide−8amicon−dncto
r)型の電界効果トランジスタは実現されていない。と
ころが近年、絶縁層のかわりに、ドナー不純物を添加し
たアルミニウムガリウム砒紫(AlGaAs )結晶を
用いると、その界面に担体が誘起され電界効果型トラン
ジスタが作成できることがわかってきた。第1図はこの
トランジスタの動作領域のバンド構造図である。13は
電極部、12は不純物を含有するA I G a As
層、11ハ実Jj的に不純物を含有しないG a A
s層である。又F。
はフェルミレベルを示す。第1図において15はこの担
体であるが二次元的なポテンシャルの中にとじ込められ
ている。この担体15は、AIGaAs(12)中のド
ナー不純物準位(14)から供給され、不純物を含有し
ないGaAs中を走行するため、イオン化したドナー不
純物とは場所的に分離されている。その結果、不純物ポ
テンシャルによる散乱が著しく減少し、高移動度が実現
できる。
体であるが二次元的なポテンシャルの中にとじ込められ
ている。この担体15は、AIGaAs(12)中のド
ナー不純物準位(14)から供給され、不純物を含有し
ないGaAs中を走行するため、イオン化したドナー不
純物とは場所的に分離されている。その結果、不純物ポ
テンシャルによる散乱が著しく減少し、高移動度が実現
できる。
しかしながら、この高移動度の電子を用いてトランジス
タを作成する場合、AlGaAs中に多量のドナーが添
加されているために、ゲート電圧が界面領域に有効にか
からず、相互コンダクタンスを下げる結果になってしま
う。これを防ぐためには、MO8構造のように不純物を
添加しないA I G a A sを用いるこきが望ま
しい。しかしながら、ショットキー型のゲートの場合に
は、ソースおよびドレイン電極と、チャンネルとの間に
はMO8構造の場合とは異なり、間隙ができている。そ
の結果、A I G a A sあるいはG a A
s中?こドナー不純物を添加しない場合には担体がこの
間隙部に誘起されず、従って壬ヤンネルとソース・ドレ
イン電極とを接続することができず、トランジスタとし
て動作しえない。
タを作成する場合、AlGaAs中に多量のドナーが添
加されているために、ゲート電圧が界面領域に有効にか
からず、相互コンダクタンスを下げる結果になってしま
う。これを防ぐためには、MO8構造のように不純物を
添加しないA I G a A sを用いるこきが望ま
しい。しかしながら、ショットキー型のゲートの場合に
は、ソースおよびドレイン電極と、チャンネルとの間に
はMO8構造の場合とは異なり、間隙ができている。そ
の結果、A I G a A sあるいはG a A
s中?こドナー不純物を添加しない場合には担体がこの
間隙部に誘起されず、従って壬ヤンネルとソース・ドレ
イン電極とを接続することができず、トランジスタとし
て動作しえない。
これを解決し、かつ、高コンダクタンスを有する構造の
素子点して、第3図に示す自己整合型のへテロ接合素子
が提案されている。
素子点して、第3図に示す自己整合型のへテロ接合素子
が提案されている。
この素子では、このチャネルとソース、ドレイン電極間
の間隙領域の、禁制帯巾の広いゲート電極側半導体、上
記の例ではA I G a A s中にドナー不純物を
導入し、ゲート電極直下のチャンネル部には不純物を導
入しないことを特徴とする電界効果トランジスタである
。かかる構造によって、(1)チャネル近傍のA I
G a A s中に散乱中心になる不純物がないために
、移動度が増大する。 (2)AIGaAs層をMOS
にセける絶縁層と同等の働きを持たせることができるの
で、ゲート電圧を有効にチャンネル部に印加でき、相互
コンダクタンスを増大できること、(3)間隙部にはド
ナー不純物から担体が供給されるので、チャンネル部と
ソース、ドレイン電極が接続でき、トランジスタとして
作動する等の特徴を有している。
の間隙領域の、禁制帯巾の広いゲート電極側半導体、上
記の例ではA I G a A s中にドナー不純物を
導入し、ゲート電極直下のチャンネル部には不純物を導
入しないことを特徴とする電界効果トランジスタである
。かかる構造によって、(1)チャネル近傍のA I
G a A s中に散乱中心になる不純物がないために
、移動度が増大する。 (2)AIGaAs層をMOS
にセける絶縁層と同等の働きを持たせることができるの
で、ゲート電圧を有効にチャンネル部に印加でき、相互
コンダクタンスを増大できること、(3)間隙部にはド
ナー不純物から担体が供給されるので、チャンネル部と
ソース、ドレイン電極が接続でき、トランジスタとして
作動する等の特徴を有している。
A I G a A sおよびG a A sからなる
ヘテロ構造電界効果トランジスタの場合には、GaAs
とAlGaAs吉の伝導帯の界面での差が約0.3eV
であり、ショットキー障壁が約0.6eU程度である。
ヘテロ構造電界効果トランジスタの場合には、GaAs
とAlGaAs吉の伝導帯の界面での差が約0.3eV
であり、ショットキー障壁が約0.6eU程度である。
従って、不純物を添加しないA I G a A sを
用いた場合には、ゲート電圧をかけない状態ではチャン
ネルが形成されない。第2図にこの場合のバンド構造図
を示す。13はやはり電極部、12はA I G a
A s層、11はG a A s層で、Fllはフェル
ミレベルを示している。第2図の場合、ノーマリオフ状
態であり、ゲートに正の電圧をかけることによってチャ
ンネルが形成される。すなわちエンハンスメント型のト
ランジスタとなる。
用いた場合には、ゲート電圧をかけない状態ではチャン
ネルが形成されない。第2図にこの場合のバンド構造図
を示す。13はやはり電極部、12はA I G a
A s層、11はG a A s層で、Fllはフェル
ミレベルを示している。第2図の場合、ノーマリオフ状
態であり、ゲートに正の電圧をかけることによってチャ
ンネルが形成される。すなわちエンハンスメント型のト
ランジスタとなる。
しかしながら、本素子では層11には実質的に不純物が
ドープされていないため、担体の蓄積されるG a A
I A s層(12)との界面でのソース・ドレイン
領域との接触抵抗が大となり、素子性能の低下する。
ドープされていないため、担体の蓄積されるG a A
I A s層(12)との界面でのソース・ドレイン
領域との接触抵抗が大となり、素子性能の低下する。
発明の目的
本発明は、上記の従来素子の欠点を解決し、安定した、
かつ、高性能のへテロ接合素子を提供することを目的と
する。
かつ、高性能のへテロ接合素子を提供することを目的と
する。
本発明に招いては、第2図の層11に、散乱を実質的に
無視できる程度と、n型不純物をドープ1Jit 11
ヲn一層とすることにより、上記の目的を達成した。
無視できる程度と、n型不純物をドープ1Jit 11
ヲn一層とすることにより、上記の目的を達成した。
すなわち、本発明においては、第3図に示すように、G
aAs層11′にn型の不純物17を少しく I X
10” cm−3程度以下)ドープすルカ、或イは、第
4図に示すように、界面の部分のみに同程度のドーピン
グ17′を行う。これによって接触抵抗をI X 10
4Ω/ CIn 2程度に、約1桁、低下させることが
できる。
aAs層11′にn型の不純物17を少しく I X
10” cm−3程度以下)ドープすルカ、或イは、第
4図に示すように、界面の部分のみに同程度のドーピン
グ17′を行う。これによって接触抵抗をI X 10
4Ω/ CIn 2程度に、約1桁、低下させることが
できる。
実施例1
第5図(2)〜(c)に主要工程を示す。
半絶縁性G a A s基板21上に、分子線エピタキ
シー法を用いて、n型不純物ドープ量を1×1016c
m−3程度以下とした、G a A s層(22)を約
1μm(通常、5000A〜1.5μm程度としている
。)を基板温度580℃にて成長したのち、AIとGa
との組成比が約0.3 : 0.7になるA I G
a A s層(23)を1200人(大略500〜50
00^の範囲で選択している。)成長させる。
シー法を用いて、n型不純物ドープ量を1×1016c
m−3程度以下とした、G a A s層(22)を約
1μm(通常、5000A〜1.5μm程度としている
。)を基板温度580℃にて成長したのち、AIとGa
との組成比が約0.3 : 0.7になるA I G
a A s層(23)を1200人(大略500〜50
00^の範囲で選択している。)成長させる。
G a A s層22へのn型不純物ドープは、分子線
エピタキシー中に、Siを添加することにより行う。才
た、同層成中に、Siを途中から、添加することにより
、第4図に示すバンド構造の素子を形成することも可能
である。不純物としては8iの他に、Te、Se、S、
Sn等も使用できる。
エピタキシー中に、Siを添加することにより行う。才
た、同層成中に、Siを途中から、添加することにより
、第4図に示すバンド構造の素子を形成することも可能
である。不純物としては8iの他に、Te、Se、S、
Sn等も使用できる。
上記のエピタキシャル層上に、ゲート電極28となる金
属、例えばTi;Wを約1μm厚をつけた後、この金属
電極をイオン打込みの除のマスクとして(セルファライ
ン)Siイオン31を70KeVで2 X 10” c
m−2打込む。イオン打込みにより発生した格子欠陥を
除去し、イオンを活性化させるために、750″0,3
0分間のアロールを行なった。第5図(b)に24とし
て示したのがこの不純物領域である。イオンの活性化率
を高めるためには850°0の高温でアニールrる方が
望ましいが、AlGaAs 、GaAs界面のボケを防
ぎ、また不純物の拡散を防ぐために上記の温度でアニー
ルは行なっている。
属、例えばTi;Wを約1μm厚をつけた後、この金属
電極をイオン打込みの除のマスクとして(セルファライ
ン)Siイオン31を70KeVで2 X 10” c
m−2打込む。イオン打込みにより発生した格子欠陥を
除去し、イオンを活性化させるために、750″0,3
0分間のアロールを行なった。第5図(b)に24とし
て示したのがこの不純物領域である。イオンの活性化率
を高めるためには850°0の高温でアニールrる方が
望ましいが、AlGaAs 、GaAs界面のボケを防
ぎ、また不純物の拡散を防ぐために上記の温度でアニー
ルは行なっている。
なZ1上記ドナー不純物としてはSiの外にGe 、
Sn 、 Te 、 Se 、 S等を用いるこきが出
来る。大略1013〜1014c m=の程度をイオン
打込みする不純物濃度はキャリアをどの程度生せしめる
か、即ち装置の要求される特性に応じて設定される。イ
オン打込みのエネルギーは打込み元素に応じて異なるが
、50〜200KeV程度の範囲を使用する。なお、た
とえばイオン打込みのエネルギー等によって不純物層2
4は第5図(C)に図示した深さより、より深く形成せ
しめても良い。第5図(d)はこの状態を示す。
Sn 、 Te 、 Se 、 S等を用いるこきが出
来る。大略1013〜1014c m=の程度をイオン
打込みする不純物濃度はキャリアをどの程度生せしめる
か、即ち装置の要求される特性に応じて設定される。イ
オン打込みのエネルギーは打込み元素に応じて異なるが
、50〜200KeV程度の範囲を使用する。なお、た
とえばイオン打込みのエネルギー等によって不純物層2
4は第5図(C)に図示した深さより、より深く形成せ
しめても良い。第5図(d)はこの状態を示す。
次にイオン打込み層とつながって、ソース(25)およ
びドレイン電極領域(26)を、通常の合金法にて形成
し、さらに電極金属AI (29、30)を形成して、
電界効果トランジスタを作成した。なお、32は界面に
誘起されたキャリアを示している(第5図(C))。
びドレイン電極領域(26)を、通常の合金法にて形成
し、さらに電極金属AI (29、30)を形成して、
電界効果トランジスタを作成した。なお、32は界面に
誘起されたキャリアを示している(第5図(C))。
なお、ソースおよびドレイン領域の形成は、たとえばA
n−Ge合金(2000λ)−Ni(100人)−Au
−Ge合金(3000λ)を所定部分に積層し、H2中
、400℃、5分程度加熱することによって形成される
。
n−Ge合金(2000λ)−Ni(100人)−Au
−Ge合金(3000λ)を所定部分に積層し、H2中
、400℃、5分程度加熱することによって形成される
。
このようにして作成したトランジスタは、AlGaAs
中に2X 1013cm−3程度ドナーを添加して作成
;7た従来型のへテロ接合電界効果トランジスタに比し
て、移動度で約1.5倍、相互コンダクタンスでは約3
倍の性能かえられた。
中に2X 1013cm−3程度ドナーを添加して作成
;7た従来型のへテロ接合電界効果トランジスタに比し
て、移動度で約1.5倍、相互コンダクタンスでは約3
倍の性能かえられた。
なり、AlGaAsよりも化学的に安定なGaAsをA
I G a A s上にわずかに成長させることも、
トランジスタ作成効率を増加せl、めることに有効であ
ることは、従来法と同じである。厚さきしては300人
〜20001程度である。
I G a A s上にわずかに成長させることも、
トランジスタ作成効率を増加せl、めることに有効であ
ることは、従来法と同じである。厚さきしては300人
〜20001程度である。
実施例2
ウェハー上に集積回路を作った例を述べる(第6図)。
この実施例での基本となる構成は、エンハンスメント型
とデプレーション型の電界効果トランジスタの対である
。まず、実施例1と同様に半絶縁性GaAs基板21上
に分子線エピタキシャル法でGaAs層22を約1 μ
m、 GaAlAs層23を約1200人成長させる。
とデプレーション型の電界効果トランジスタの対である
。まず、実施例1と同様に半絶縁性GaAs基板21上
に分子線エピタキシャル法でGaAs層22を約1 μ
m、 GaAlAs層23を約1200人成長させる。
次いでトランジスタとなるべき領域のうち、デプレーシ
ョン型のトランジスタとなるべき領域へ、Siイオン(
24)を50KeVで2 X 1013cm−”打込む
。この場合、GaAlAs層23のみにイオン打込みす
るのがより好ましい。その後、ゲート電極28を形成し
たのち、これをマスクに2回目のイオン打込みを実施例
1と同一の条件で、両方の、トランジスタとなるべき領
域27に打込み、同様のアニールによって不純物を活性
化することにより、エンハンスメント型とデブレーショ
ン型のトランジスタを同時に作成することができた。
ョン型のトランジスタとなるべき領域へ、Siイオン(
24)を50KeVで2 X 1013cm−”打込む
。この場合、GaAlAs層23のみにイオン打込みす
るのがより好ましい。その後、ゲート電極28を形成し
たのち、これをマスクに2回目のイオン打込みを実施例
1と同一の条件で、両方の、トランジスタとなるべき領
域27に打込み、同様のアニールによって不純物を活性
化することにより、エンハンスメント型とデブレーショ
ン型のトランジスタを同時に作成することができた。
なお、上記ドナー不純物きしてはSiの外にGe、Sn
、Te、Se、S等を用いるこきが出来る。大略101
3〜10” cm−3の程度をイオン打込みする不純物
濃度はキャリアをどの程度生せしめるか、即ち装置の要
求される特性に応じて設定される。イオン打込みのエネ
ルギーは打込み元素に応じて異なるが、50〜200K
eV程度の範囲を使用する。
、Te、Se、S等を用いるこきが出来る。大略101
3〜10” cm−3の程度をイオン打込みする不純物
濃度はキャリアをどの程度生せしめるか、即ち装置の要
求される特性に応じて設定される。イオン打込みのエネ
ルギーは打込み元素に応じて異なるが、50〜200K
eV程度の範囲を使用する。
又、ソースおよびドレイン領域の形成は、たとえばAu
Ge合金(2000人)−Ni(100人)−Au−
0 Ge合金(3000人)を所定部分に積層し、H2中、
400℃、5分程度加熱することによって形成される。
Ge合金(2000人)−Ni(100人)−Au−
0 Ge合金(3000人)を所定部分に積層し、H2中、
400℃、5分程度加熱することによって形成される。
以上の実施例ではG a A s −G a A I
A s系で構成した半導体装置に関して説明したが、他
のへテロ接合を構成する材料も適当である。たとえば、
AlGa As−AlxGa、−、A、s、GaAs−
IGaAsP。
A s系で構成した半導体装置に関して説明したが、他
のへテロ接合を構成する材料も適当である。たとえば、
AlGa As−AlxGa、−、A、s、GaAs−
IGaAsP。
F t−7
InP−InGaAsP、InP−InGaAs、In
As−GaAsSb等である。
As−GaAsSb等である。
本発明をとりまとめると次の通りである。
1、第1の半導体層と第2の半導体層上がへテロ接合を
形成して配され、第1の半導体層の禁止帯幅は第2の半
導体すのそね、より小さくなっており、第1の半導体層
(!l:を子的に接続された少なくきも一対の電極と、
前記へテロ接合近傍に生ずるキャリアの制御手段とを少
なくとも有する半導体装置でおいて、前記第1の半導体
層はゲート電極下にはドナーとなる不純物を10 ”
cm−3程度以下しか含まず、巨ソース、又はソースお
よびドレイに隣接する領域には当該不純物を1016c
m−3以上1 含有することを特徴とするものである。
形成して配され、第1の半導体層の禁止帯幅は第2の半
導体すのそね、より小さくなっており、第1の半導体層
(!l:を子的に接続された少なくきも一対の電極と、
前記へテロ接合近傍に生ずるキャリアの制御手段とを少
なくとも有する半導体装置でおいて、前記第1の半導体
層はゲート電極下にはドナーとなる不純物を10 ”
cm−3程度以下しか含まず、巨ソース、又はソースお
よびドレイに隣接する領域には当該不純物を1016c
m−3以上1 含有することを特徴とするものである。
導入した不純物に基因してペテロ接合近傍に不純物領域
に対応してキャリアが生ずる。キャリア発生の基本原理
は第1図に示したものと同様である0 2、第1の半導体層と第2の半導体層とかへテロ接合を
形成して配され、第1の半導体の禁止帯幅は第2の半導
体層のそれより小さくなっており、第1の半導体層上電
子的に接続された少なくとも一対の電極と、前記へテロ
接合近傍に生ずるキャリアの制御手段とを少なくとも有
する半導体装置にセいて、少なくとも前記第1の半導体
層(又は第1および第2の半導体層の双方)の少なくと
もケート直下部分を含む領域に不純物を1015cm−
”以上導入することを特徴とする。
に対応してキャリアが生ずる。キャリア発生の基本原理
は第1図に示したものと同様である0 2、第1の半導体層と第2の半導体層とかへテロ接合を
形成して配され、第1の半導体の禁止帯幅は第2の半導
体層のそれより小さくなっており、第1の半導体層上電
子的に接続された少なくとも一対の電極と、前記へテロ
接合近傍に生ずるキャリアの制御手段とを少なくとも有
する半導体装置にセいて、少なくとも前記第1の半導体
層(又は第1および第2の半導体層の双方)の少なくと
もケート直下部分を含む領域に不純物を1015cm−
”以上導入することを特徴とする。
導入した不純物に基因してペテロ接合近傍に不純物領域
ζこ対応してキャリアが生ずる。
ζこ対応してキャリアが生ずる。
才だ、第1項で述べた如き技術を併用、即ちソース、又
はソースおよびドレインに隣接する領域に当該不純物を
10 cm 以上含有せしめるのが2 良い。
はソースおよびドレインに隣接する領域に当該不純物を
10 cm 以上含有せしめるのが2 良い。
3、前記の半導体装置両者を集積回路の要素となすこと
が可能である。
が可能である。
4、そして、集積化するに当って前記第1項と第2項に
記した半導体装置の各々を配し、第1項の装置をノーマ
リオフ、第2項の装置をノーマリオンのトランジスタと
して動作させるこ吉ができる。
記した半導体装置の各々を配し、第1項の装置をノーマ
リオフ、第2項の装置をノーマリオンのトランジスタと
して動作させるこ吉ができる。
5、前述のドナー或いはアクセプタとなる不純物の導入
はイオン打込み法に依るのが良い。そして特に第2項に
記したゲート直下部分を含む領域に不純物を導入するに
際し、イオンの平均飛程が、半導体へテロ接合部よりゲ
ート側にバッファ層を残j、で、たきえば300A以上
離れるようなイオン打込みを行なうのが良い。
はイオン打込み法に依るのが良い。そして特に第2項に
記したゲート直下部分を含む領域に不純物を導入するに
際し、イオンの平均飛程が、半導体へテロ接合部よりゲ
ート側にバッファ層を残j、で、たきえば300A以上
離れるようなイオン打込みを行なうのが良い。
第1図第2図は従来型へテロ接合型電界効果トランジス
タのエネルギータイヤダラムである。第3図第4図は本
発明に係わるトランジスタのエネルギーダイアグラムを
示す。第5図(a)〜(C)は電3 界効果トランジスタの製造工程を示す装置断面図、第6
図(a)〜(d)は集積回路を構成する場合の製造工程
を示す装置断面図である。 17 、17’は、ドナー型不純物、21・・・半絶縁
性GaAs基板、22・・・G a A sエピタキシ
ャル層、23・・・AlGaAsエピタキシャル層、2
4・・・1回目のイオン打込みで導入したSi不純物、
25.26・・・ソースおよびドレイン領域、27・・
・2回目のイオン打込みで導入したSi、28・・・ゲ
ート電極、易 1 園 漣 21」 塙 3 旧 /2 易 4 目 廣5)凶 (め 菌 6 図 事件の表示 昭和58 年特許願第246970 号発明の名称 半導体装置 補正をする者 事件との関係 特許出願人 名 称 (5]01株式会社 日 立 製作所式 理
人
タのエネルギータイヤダラムである。第3図第4図は本
発明に係わるトランジスタのエネルギーダイアグラムを
示す。第5図(a)〜(C)は電3 界効果トランジスタの製造工程を示す装置断面図、第6
図(a)〜(d)は集積回路を構成する場合の製造工程
を示す装置断面図である。 17 、17’は、ドナー型不純物、21・・・半絶縁
性GaAs基板、22・・・G a A sエピタキシ
ャル層、23・・・AlGaAsエピタキシャル層、2
4・・・1回目のイオン打込みで導入したSi不純物、
25.26・・・ソースおよびドレイン領域、27・・
・2回目のイオン打込みで導入したSi、28・・・ゲ
ート電極、易 1 園 漣 21」 塙 3 旧 /2 易 4 目 廣5)凶 (め 菌 6 図 事件の表示 昭和58 年特許願第246970 号発明の名称 半導体装置 補正をする者 事件との関係 特許出願人 名 称 (5]01株式会社 日 立 製作所式 理
人
Claims (1)
- 1、第1の半導体層と第2の半導体層とがへテロ接合を
形成して配され、第1の半導体層の禁止帯幅は第2の半
導体層のそれより小さくなっており、第1の半導体層と
電子的に接続されたキャリア送受手段と前記へテロ接合
近傍に生ずるキャリアの制御手段とを少なくとも有する
半導体装置において、前記第1の半導体層は前記キャリ
ア送受手段の間の少なくとも一部領域にはn型不純物を
10 ” c m””以上で、かつ1016am−3以
下しか含まず、且ソース、又はソースおよびドレインに
隣接する領域には不純物を10110l6”以上含有す
ることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58246970A JPS60143673A (ja) | 1983-12-30 | 1983-12-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58246970A JPS60143673A (ja) | 1983-12-30 | 1983-12-30 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60143673A true JPS60143673A (ja) | 1985-07-29 |
Family
ID=17156431
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58246970A Pending JPS60143673A (ja) | 1983-12-30 | 1983-12-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60143673A (ja) |
-
1983
- 1983-12-30 JP JP58246970A patent/JPS60143673A/ja active Pending
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