JPS60143673A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は高速動作を可能とする半導体装置に関する。

〔発明の背景〕

ガリウム砒紫（ＧａＡｓ）はその電子の移動度がシリコ
ンに比して著しく高く、高速デバイスを作成するに適し
た材料である。しかしながら、良質な絶縁層を形成する
ことが困難であるためにシリコンのようなＭＯＳ　（Ｍ
ｅｔａｌ　−Ｏｘｉｄｅ−８ａｍｉｃｏｎ−ｄｎｃｔｏ
ｒ）型の電界効果トランジスタは実現されていない。と
ころが近年、絶縁層のかわりに、ドナー不純物を添加し
たアルミニウムガリウム砒紫（ＡｌＧａＡｓ　）結晶を
用いると、その界面に担体が誘起され電界効果型トラン
ジスタが作成できることがわかってきた。第１図はこの
トランジスタの動作領域のバンド構造図である。１３は
電極部、１２は不純物を含有するＡ　Ｉ　Ｇ　ａ　Ａｓ
層、１１ハ実Ｊｊ的に不純物を含有しないＧ　ａ　Ａ　
ｓ層である。又Ｆ。

はフェルミレベルを示す。第１図において１５はこの担
体であるが二次元的なポテンシャルの中にとじ込められ
ている。この担体１５は、ＡＩＧａＡｓ（１２）中のド
ナー不純物準位（１４）から供給され、不純物を含有し
ないＧａＡｓ中を走行するため、イオン化したドナー不
純物とは場所的に分離されている。その結果、不純物ポ
テンシャルによる散乱が著しく減少し、高移動度が実現
できる。

しかしながら、この高移動度の電子を用いてトランジス
タを作成する場合、ＡｌＧａＡｓ中に多量のドナーが添
加されているために、ゲート電圧が界面領域に有効にか
からず、相互コンダクタンスを下げる結果になってしま
う。これを防ぐためには、ＭＯ８構造のように不純物を
添加しないＡ　Ｉ　Ｇ　ａ　Ａ　ｓを用いるこきが望ま
しい。しかしながら、ショットキー型のゲートの場合に
は、ソースおよびドレイン電極と、チャンネルとの間に
はＭＯ８構造の場合とは異なり、間隙ができている。そ
の結果、Ａ　Ｉ　Ｇ　ａ　Ａ　ｓあるいはＧ　ａ　Ａ　
ｓ中？こドナー不純物を添加しない場合には担体がこの
間隙部に誘起されず、従って壬ヤンネルとソース・ドレ
イン電極とを接続することができず、トランジスタとし
て動作しえない。

これを解決し、かつ、高コンダクタンスを有する構造の
素子点して、第３図に示す自己整合型のへテロ接合素子
が提案されている。

この素子では、このチャネルとソース、ドレイン電極間
の間隙領域の、禁制帯巾の広いゲート電極側半導体、上
記の例ではＡ　Ｉ　Ｇ　ａ　Ａ　ｓ中にドナー不純物を
導入し、ゲート電極直下のチャンネル部には不純物を導
入しないことを特徴とする電界効果トランジスタである
。かかる構造によって、（１）チャネル近傍のＡ　Ｉ　
Ｇ　ａ　Ａ　ｓ中に散乱中心になる不純物がないために
、移動度が増大する。　（２）ＡＩＧａＡｓ層をＭＯＳ
にセける絶縁層と同等の働きを持たせることができるの
で、ゲート電圧を有効にチャンネル部に印加でき、相互
コンダクタンスを増大できること、（３）間隙部にはド
ナー不純物から担体が供給されるので、チャンネル部と
ソース、ドレイン電極が接続でき、トランジスタとして
作動する等の特徴を有している。

Ａ　Ｉ　Ｇ　ａ　Ａ　ｓおよびＧ　ａ　Ａ　ｓからなる
ヘテロ構造電界効果トランジスタの場合には、ＧａＡｓ
とＡｌＧａＡｓ吉の伝導帯の界面での差が約０．３ｅＶ
であり、ショットキー障壁が約０．６ｅＵ程度である。

従って、不純物を添加しないＡ　Ｉ　Ｇ　ａ　Ａ　ｓを
用いた場合には、ゲート電圧をかけない状態ではチャン
ネルが形成されない。第２図にこの場合のバンド構造図
を示す。１３はやはり電極部、１２はＡ　Ｉ　Ｇ　ａ　
Ａ　ｓ層、１１はＧ　ａ　Ａ　ｓ層で、Ｆｌｌはフェル
ミレベルを示している。第２図の場合、ノーマリオフ状
態であり、ゲートに正の電圧をかけることによってチャ
ンネルが形成される。すなわちエンハンスメント型のト
ランジスタとなる。

しかしながら、本素子では層１１には実質的に不純物が
ドープされていないため、担体の蓄積されるＧ　ａ　Ａ
　Ｉ　Ａ　ｓ層（１２）との界面でのソース・ドレイン
領域との接触抵抗が大となり、素子性能の低下する。

発明の目的 本発明は、上記の従来素子の欠点を解決し、安定した、
かつ、高性能のへテロ接合素子を提供することを目的と
する。

〔発明の概要〕

本発明に招いては、第２図の層１１に、散乱を実質的に
無視できる程度と、ｎ型不純物をドープ１Ｊｉｔ　１１
　ヲｎ一層とすることにより、上記の目的を達成した。

すなわち、本発明においては、第３図に示すように、Ｇ
ａＡｓ層１１′にｎ型の不純物１７を少しく　Ｉ　Ｘ　
１０”　ｃｍ−３程度以下）ドープすルカ、或イは、第
４図に示すように、界面の部分のみに同程度のドーピン
グ１７′を行う。これによって接触抵抗をＩ　Ｘ　１０
４Ω／　ＣＩｎ　２程度に、約１桁、低下させることが
できる。

〔発明の実施例〕

実施例１ 第５図（２）〜（ｃ）に主要工程を示す。

半絶縁性Ｇ　ａ　Ａ　ｓ基板２１上に、分子線エピタキ
シー法を用いて、ｎ型不純物ドープ量を１×１０１６ｃ
ｍ−３程度以下とした、Ｇ　ａ　Ａ　ｓ層（２２）を約
１μｍ（通常、５０００Ａ〜１．５μｍ程度としている
。）を基板温度５８０℃にて成長したのち、ＡＩとＧａ
との組成比が約０．３　：　０．７になるＡ　Ｉ　Ｇ　
ａ　Ａ　ｓ層（２３）を１２００人（大略５００〜５０
００＾の範囲で選択している。）成長させる。

Ｇ　ａ　Ａ　ｓ層２２へのｎ型不純物ドープは、分子線
エピタキシー中に、Ｓｉを添加することにより行う。才
た、同層成中に、Ｓｉを途中から、添加することにより
、第４図に示すバンド構造の素子を形成することも可能
である。不純物としては８ｉの他に、Ｔｅ、Ｓｅ、Ｓ、
Ｓｎ等も使用できる。

上記のエピタキシャル層上に、ゲート電極２８となる金
属、例えばＴｉ；Ｗを約１μｍ厚をつけた後、この金属
電極をイオン打込みの除のマスクとして（セルファライ
ン）Ｓｉイオン３１を７０ＫｅＶで２　Ｘ　１０”　ｃ
ｍ−２打込む。イオン打込みにより発生した格子欠陥を
除去し、イオンを活性化させるために、７５０″０，３
０分間のアロールを行なった。第５図（ｂ）に２４とし
て示したのがこの不純物領域である。イオンの活性化率
を高めるためには８５０°０の高温でアニールｒる方が
望ましいが、ＡｌＧａＡｓ　、ＧａＡｓ界面のボケを防
ぎ、また不純物の拡散を防ぐために上記の温度でアニー
ルは行なっている。

なＺ１上記ドナー不純物としてはＳｉの外にＧｅ　、　
Ｓｎ　、　Ｔｅ　、　Ｓｅ　、　Ｓ等を用いるこきが出
来る。大略１０１３〜１０１４ｃ　ｍ＝の程度をイオン
打込みする不純物濃度はキャリアをどの程度生せしめる
か、即ち装置の要求される特性に応じて設定される。イ
オン打込みのエネルギーは打込み元素に応じて異なるが
、５０〜２００ＫｅＶ程度の範囲を使用する。なお、た
とえばイオン打込みのエネルギー等によって不純物層２
４は第５図（Ｃ）に図示した深さより、より深く形成せ
しめても良い。第５図（ｄ）はこの状態を示す。

次にイオン打込み層とつながって、ソース（２５）およ
びドレイン電極領域（２６）を、通常の合金法にて形成
し、さらに電極金属ＡＩ　（２９、３０）を形成して、
電界効果トランジスタを作成した。なお、３２は界面に
誘起されたキャリアを示している（第５図（Ｃ））。

なお、ソースおよびドレイン領域の形成は、たとえばＡ
ｎ−Ｇｅ合金（２０００λ）−Ｎｉ（１００人）−Ａｕ
−Ｇｅ合金（３０００λ）を所定部分に積層し、Ｈ２中
、４００℃、５分程度加熱することによって形成される
。

このようにして作成したトランジスタは、ＡｌＧａＡｓ
中に２Ｘ　１０１３ｃｍ−３程度ドナーを添加して作成
；７た従来型のへテロ接合電界効果トランジスタに比し
て、移動度で約１．５倍、相互コンダクタンスでは約３
倍の性能かえられた。

なり、ＡｌＧａＡｓよりも化学的に安定なＧａＡｓをＡ
　Ｉ　Ｇ　ａ　Ａ　ｓ上にわずかに成長させることも、
トランジスタ作成効率を増加せｌ、めることに有効であ
ることは、従来法と同じである。厚さきしては３００人
〜２０００１程度である。

実施例２ ウェハー上に集積回路を作った例を述べる（第６図）。

この実施例での基本となる構成は、エンハンスメント型
とデプレーション型の電界効果トランジスタの対である
。まず、実施例１と同様に半絶縁性ＧａＡｓ基板２１上
に分子線エピタキシャル法でＧａＡｓ層２２を約１　μ
ｍ、　ＧａＡｌＡｓ層２３を約１２００人成長させる。

次いでトランジスタとなるべき領域のうち、デプレーシ
ョン型のトランジスタとなるべき領域へ、Ｓｉイオン（
２４）を５０ＫｅＶで２　Ｘ　１０１３ｃｍ−”打込む
。この場合、ＧａＡｌＡｓ層２３のみにイオン打込みす
るのがより好ましい。その後、ゲート電極２８を形成し
たのち、これをマスクに２回目のイオン打込みを実施例
１と同一の条件で、両方の、トランジスタとなるべき領
域２７に打込み、同様のアニールによって不純物を活性
化することにより、エンハンスメント型とデブレーショ
ン型のトランジスタを同時に作成することができた。

なお、上記ドナー不純物きしてはＳｉの外にＧｅ、Ｓｎ
、Ｔｅ、Ｓｅ、Ｓ等を用いるこきが出来る。大略１０１
３〜１０”　ｃｍ−３の程度をイオン打込みする不純物
濃度はキャリアをどの程度生せしめるか、即ち装置の要
求される特性に応じて設定される。イオン打込みのエネ
ルギーは打込み元素に応じて異なるが、５０〜２００Ｋ
ｅＶ程度の範囲を使用する。

又、ソースおよびドレイン領域の形成は、たとえばＡｕ
　Ｇｅ合金（２０００人）−Ｎｉ（１００人）−Ａｕ−
０ Ｇｅ合金（３０００人）を所定部分に積層し、Ｈ２中、
４００℃、５分程度加熱することによって形成される。

以上の実施例ではＧ　ａ　Ａ　ｓ　−Ｇ　ａ　Ａ　Ｉ　
Ａ　ｓ系で構成した半導体装置に関して説明したが、他
のへテロ接合を構成する材料も適当である。たとえば、
ＡｌＧａ　Ａｓ−ＡｌｘＧａ、−、Ａ、ｓ、ＧａＡｓ−
ＩＧａＡｓＰ。

Ｆ　ｔ−７ ＩｎＰ−ＩｎＧａＡｓＰ、ＩｎＰ−ＩｎＧａＡｓ、Ｉｎ
Ａｓ−ＧａＡｓＳｂ等である。

本発明をとりまとめると次の通りである。

１、第１の半導体層と第２の半導体層上がへテロ接合を
形成して配され、第１の半導体層の禁止帯幅は第２の半
導体すのそね、より小さくなっており、第１の半導体層
（！ｌ：を子的に接続された少なくきも一対の電極と、
前記へテロ接合近傍に生ずるキャリアの制御手段とを少
なくとも有する半導体装置でおいて、前記第１の半導体
層はゲート電極下にはドナーとなる不純物を１０　”　
ｃｍ−３程度以下しか含まず、巨ソース、又はソースお
よびドレイに隣接する領域には当該不純物を１０１６ｃ
ｍ−３以上１ 含有することを特徴とするものである。

導入した不純物に基因してペテロ接合近傍に不純物領域
に対応してキャリアが生ずる。キャリア発生の基本原理
は第１図に示したものと同様である０ ２、第１の半導体層と第２の半導体層とかへテロ接合を
形成して配され、第１の半導体の禁止帯幅は第２の半導
体層のそれより小さくなっており、第１の半導体層上電
子的に接続された少なくとも一対の電極と、前記へテロ
接合近傍に生ずるキャリアの制御手段とを少なくとも有
する半導体装置にセいて、少なくとも前記第１の半導体
層（又は第１および第２の半導体層の双方）の少なくと
もケート直下部分を含む領域に不純物を１０１５ｃｍ−
”以上導入することを特徴とする。

導入した不純物に基因してペテロ接合近傍に不純物領域
ζこ対応してキャリアが生ずる。

才だ、第１項で述べた如き技術を併用、即ちソース、又
はソースおよびドレインに隣接する領域に当該不純物を
１０　ｃｍ　以上含有せしめるのが２ 良い。

３、前記の半導体装置両者を集積回路の要素となすこと
が可能である。

４、そして、集積化するに当って前記第１項と第２項に
記した半導体装置の各々を配し、第１項の装置をノーマ
リオフ、第２項の装置をノーマリオンのトランジスタと
して動作させるこ吉ができる。

５、前述のドナー或いはアクセプタとなる不純物の導入
はイオン打込み法に依るのが良い。そして特に第２項に
記したゲート直下部分を含む領域に不純物を導入するに
際し、イオンの平均飛程が、半導体へテロ接合部よりゲ
ート側にバッファ層を残ｊ、で、たきえば３００Ａ以上
離れるようなイオン打込みを行なうのが良い。

【図面の簡単な説明】

第１図第２図は従来型へテロ接合型電界効果トランジス
タのエネルギータイヤダラムである。第３図第４図は本
発明に係わるトランジスタのエネルギーダイアグラムを
示す。第５図（ａ）〜（Ｃ）は電３ 界効果トランジスタの製造工程を示す装置断面図、第６
図（ａ）〜（ｄ）は集積回路を構成する場合の製造工程
を示す装置断面図である。 １７　、１７’は、ドナー型不純物、２１・・・半絶縁
性ＧａＡｓ基板、２２・・・Ｇ　ａ　Ａ　ｓエピタキシ
ャル層、２３・・・ＡｌＧａＡｓエピタキシャル層、２
４・・・１回目のイオン打込みで導入したＳｉ不純物、
２５．２６・・・ソースおよびドレイン領域、２７・・
・２回目のイオン打込みで導入したＳｉ、２８・・・ゲ
ート電極、易　１　園 漣　２１」 塙　３　旧 ／２ 易　４　目 廣５）凶　（め 菌　６　図 事件の表示 昭和５８　年特許願第２４６９７０　号発明の名称 半導体装置 補正をする者 事件との関係　特許出願人 名　称　（５］０１株式会社　日　立　製作所式　理　
人

Claims (1)

【特許請求の範囲】
1. １、第１の半導体層と第２の半導体層とがへテロ接合を
   形成して配され、第１の半導体層の禁止帯幅は第２の半
   導体層のそれより小さくなっており、第１の半導体層と
   電子的に接続されたキャリア送受手段と前記へテロ接合
   近傍に生ずるキャリアの制御手段とを少なくとも有する
   半導体装置において、前記第１の半導体層は前記キャリ
   ア送受手段の間の少なくとも一部領域にはｎ型不純物を
   １０　”　ｃ　ｍ””以上で、かつ１０１６ａｍ−３以
   下しか含まず、且ソース、又はソースおよびドレインに
   隣接する領域には不純物を１０１１０ｌ６”以上含有す
   ることを特徴とする半導体装置。