JPH084141B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH084141B2 JPH084141B2 JP9207988A JP9207988A JPH084141B2 JP H084141 B2 JPH084141 B2 JP H084141B2 JP 9207988 A JP9207988 A JP 9207988A JP 9207988 A JP9207988 A JP 9207988A JP H084141 B2 JPH084141 B2 JP H084141B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電界効果トランジスタに関し、特にヘテロ
接合界面に形成される二次元電子ガス層をチャネル層に
使用する電界効果トランジスタに関する。
接合界面に形成される二次元電子ガス層をチャネル層に
使用する電界効果トランジスタに関する。
AlGaAs/GaAsヘテロ接合を主とするIII−Ｖ族化合物半
導体ヘテロ接合界面に形成される二次元電子ガス層をチ
ャネル層に使用する高電子移動度トランジスタ（High E
lectron Mobility Transistor、以下HEMTと呼ぶ）は、
従来の電界効果トランジスタに比べ、極めて高い電子移
動度が可能なため、特に、低雑音増幅用として実用化に
至っている。
導体ヘテロ接合界面に形成される二次元電子ガス層をチ
ャネル層に使用する高電子移動度トランジスタ（High E
lectron Mobility Transistor、以下HEMTと呼ぶ）は、
従来の電界効果トランジスタに比べ、極めて高い電子移
動度が可能なため、特に、低雑音増幅用として実用化に
至っている。
第３図は従来のHEMTの一例を示す断面図である。
半絶縁性GaAs基板１の上に、第１の非ドープGaAs層２
を分子線エピタキシー法（以下、MBE法と呼ぶ）により
形成する。
を分子線エピタキシー法（以下、MBE法と呼ぶ）により
形成する。
次に、第１の非ドープGaAs層２上にｎ型AlGaAs層３を
MBE法により形成する。
MBE法により形成する。
次に、ｎ型AlGaAs層３上にn+型GaAs層５をMBE法によ
り形成する。
り形成する。
次に、写真蝕刻法により、n+型GaAs層５にリセスを形
成する。このリセスにより、ゲート電極形成領域以外
は、膜厚が厚くなり、チップ表面の電圧の影響を二次元
電子ガス層10に及ばさないという効果が得られる。
成する。このリセスにより、ゲート電極形成領域以外
は、膜厚が厚くなり、チップ表面の電圧の影響を二次元
電子ガス層10に及ばさないという効果が得られる。
次に、リセス上にゲート電極７を形成する。
次に、n+型GaAs層５上にソース電極８及びドレイン電
極９を形成することによりHEMTを形成していた。
極９を形成することによりHEMTを形成していた。
上述したHEMTにおいて、ｎ型AlGaAs層３と非ドープGa
As層２とのヘテロ接合界面に二次元電子ガス層10が形成
される。
As層２とのヘテロ接合界面に二次元電子ガス層10が形成
される。
この二次元電子ガス層では、電子移動度が著しく高く
なるため、これをチャネルとしたHEMTは従来のFETに比
べ高速化が可能となる。
なるため、これをチャネルとしたHEMTは従来のFETに比
べ高速化が可能となる。
従来のHEMTにおいて、ゲート電極は、ｎ型AlGaAs層３
上又はn+型GaAs層５上に形成される。
上又はn+型GaAs層５上に形成される。
ｎ型AlGaAs層３上にゲート電極を形成した場合、特
に、マイクロ波低雑音増幅用等のゲート長0.25〜0.3μ
ｍの単ゲート長のものでは、表面酸化膜の除去等の表面
処理の困難さにより、良好なショットキー特性が得られ
ないという欠点がある。
に、マイクロ波低雑音増幅用等のゲート長0.25〜0.3μ
ｍの単ゲート長のものでは、表面酸化膜の除去等の表面
処理の困難さにより、良好なショットキー特性が得られ
ないという欠点がある。
一方、n+型GaAsはｎ型AlGaAsに比べて表面酸化が少な
く、従ってn+型GaAs層５上にゲート電極を形成した場
合、良好なショットキー特性が得られるという利点があ
るが、n+型GaAs層５の結晶成長は、MBE法によりAlGaAs
層３の結晶成長から連続して行なうため、AlGaAsとGaAs
との活性化率の違いにより、n+型GaAs層５成長初期に
は、不純物であるシリコンのドーピング濃度が設定以上
に上がってしまい、ゲートリーク電流が流れやすくなっ
てしまう欠点がある。
く、従ってn+型GaAs層５上にゲート電極を形成した場
合、良好なショットキー特性が得られるという利点があ
るが、n+型GaAs層５の結晶成長は、MBE法によりAlGaAs
層３の結晶成長から連続して行なうため、AlGaAsとGaAs
との活性化率の違いにより、n+型GaAs層５成長初期に
は、不純物であるシリコンのドーピング濃度が設定以上
に上がってしまい、ゲートリーク電流が流れやすくなっ
てしまう欠点がある。
本発明の目的は、ゲートリーク電流が流れにくくする
ことができる電界効果トランジスタを提供することにあ
る。
ことができる電界効果トランジスタを提供することにあ
る。
本発明の電界効果トランジスタは、半絶縁性GaAs基板
の上に設けられた非ドープGaAs層と、前記非ドープGaAs
層上に設けられたｎ型AlGaAs層と、前記ｎ型AlGaAs層上
に設けられた高濃度不純物を含有する第１のｎ型GaAs層
と、前記第１のｎ型GaAs層上に設けられたソース電極及
びドレイン電極と、前記ソース電極とドレイン電極の間
に配置され前記第１のｎ型GaAs層上に設けられたゲート
電極とを有し、前記ｎ型AlGaAs層と前記第１のｎ型GaAs
層との間に前記第１のｎ型GaAs層より不純物濃度の低い
第２のｎ型GaAs層を設けることにより構成される。
の上に設けられた非ドープGaAs層と、前記非ドープGaAs
層上に設けられたｎ型AlGaAs層と、前記ｎ型AlGaAs層上
に設けられた高濃度不純物を含有する第１のｎ型GaAs層
と、前記第１のｎ型GaAs層上に設けられたソース電極及
びドレイン電極と、前記ソース電極とドレイン電極の間
に配置され前記第１のｎ型GaAs層上に設けられたゲート
電極とを有し、前記ｎ型AlGaAs層と前記第１のｎ型GaAs
層との間に前記第１のｎ型GaAs層より不純物濃度の低い
第２のｎ型GaAs層を設けることにより構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す断面図である。
比抵抗109Ω・ｍ以上の半絶縁性のGaAs基板１の上
に、非ドープGaAs層２をMBE法により形成する。
に、非ドープGaAs層２をMBE法により形成する。
次に、非ドープGaAs層２上にキャリア密度３×1018cm
-3のｎ型AlGaAs層３をMBE法により0.16μｍの厚さに形
成する。
-3のｎ型AlGaAs層３をMBE法により0.16μｍの厚さに形
成する。
次に、ｎ型AlGaAs層３上にキャリア密度５×1017cm-3
のｎ型GaAs層４をMBE法により0.05μｍの厚さに形成す
る。
のｎ型GaAs層４をMBE法により0.05μｍの厚さに形成す
る。
次に、ｎ型GaAs層４上にキャリア密度３×1018cm-3の
n+型GaAs層５をMBE法により0.5μｍの厚さに形成する。
n+型GaAs層５をMBE法により0.5μｍの厚さに形成する。
次に、写真蝕刻法により、n+型GaAs層５上にリセスを
形成する。
形成する。
次に、リセス上にゲート電極７を形成する。
次に、n+型GaAs層５上にソース電極８及びドレイン電
極９を形成することによりHEMTを形成する。
極９を形成することによりHEMTを形成する。
本実施例において、ｎ型GaAs層４をｎ型AlGaAs層３と
n+型GaAs層５との間に形成することにより、AlGaAsとGa
Asとの活性化率の違いから成るn+型GaAs層５成長初期の
設定以上のドーピング濃度上昇を防止することになり、
ゲートリーク電流を抑える効果を有する。
n+型GaAs層５との間に形成することにより、AlGaAsとGa
Asとの活性化率の違いから成るn+型GaAs層５成長初期の
設定以上のドーピング濃度上昇を防止することになり、
ゲートリーク電流を抑える効果を有する。
第２図は本発明の第２の実施例を示す断面図である。
本実施例では、非ドープGaAs層11を、ｎ型AlGaAs層３
とn+型GaAs層５との間にMBE法により0.05μｍの厚さに
形成する。それ以外は第１の実施例と同じである。
とn+型GaAs層５との間にMBE法により0.05μｍの厚さに
形成する。それ以外は第１の実施例と同じである。
第２の実施例により、第１の実施例と同様な効果を得
ることが可能となる。
ることが可能となる。
以上説明したように、本発明は、ｎ型AlGaAs層３とn+
型GaAs層５との間に、n+型GaAs層５より濃度の低いｎ型
GaAs層を形成することにより、AlGaAsとGaAsとの活性化
率の違いから成るn+型GaAs層５成長初期の設定以上のド
ーピング濃度上昇を防止し、ゲートリーク電流を抑える
ことができる効果がある。
型GaAs層５との間に、n+型GaAs層５より濃度の低いｎ型
GaAs層を形成することにより、AlGaAsとGaAsとの活性化
率の違いから成るn+型GaAs層５成長初期の設定以上のド
ーピング濃度上昇を防止し、ゲートリーク電流を抑える
ことができる効果がある。
第１図は本発明の第１の実施例を示す断面図、第２図は
本発明の第２の実施例を示す断面図，第３図は従来の電
界効果トランジスタの例を示す断面図である。 １……GaAs基板、２……非ドープGaAs層、３……ｎ型Al
GaAs層、４……ｎ型GaAs層、５……n+型GaAs層、７……
ゲート電極、８……ソース電極、９……ドレイン電極、
10……二次元電子ガス層、11……非ドープGaAs層。
本発明の第２の実施例を示す断面図，第３図は従来の電
界効果トランジスタの例を示す断面図である。 １……GaAs基板、２……非ドープGaAs層、３……ｎ型Al
GaAs層、４……ｎ型GaAs層、５……n+型GaAs層、７……
ゲート電極、８……ソース電極、９……ドレイン電極、
10……二次元電子ガス層、11……非ドープGaAs層。
Claims (1)
- 【請求項１】半絶縁性GaAs基板の上に設けられた非ドー
プGaAs層と、前記非ドールGaAs層上に設けられたｎ型Al
GaAs層と、前記ｎ型AlGaAs層上に設けられた高濃度不純
物を含有する第１のｎ型GaAs層と、前記第１のｎ型GaAs
層上に設けられたソース電極及びドレイン電極と、前記
ソース電極と前記ドレイン電極の間に配置され前記第１
のGaAs層上に設けられたゲート電極とを有し、前記ｎ型
AlGaAs層と前記第１のｎ型GaAs層との間に前記第１のｎ
型GaAs層より不純物濃度の低い第２のｎ型GaAs層を設け
たことを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9207988A JPH084141B2 (ja) | 1988-04-13 | 1988-04-13 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9207988A JPH084141B2 (ja) | 1988-04-13 | 1988-04-13 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01262670A JPH01262670A (ja) | 1989-10-19 |
| JPH084141B2 true JPH084141B2 (ja) | 1996-01-17 |
Family
ID=14044442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9207988A Expired - Lifetime JPH084141B2 (ja) | 1988-04-13 | 1988-04-13 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084141B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6242765B1 (en) | 1991-05-21 | 2001-06-05 | Nec Corporation | Field effect transistor and its manufacturing method |
-
1988
- 1988-04-13 JP JP9207988A patent/JPH084141B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01262670A (ja) | 1989-10-19 |
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