JP2616032B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JP2616032B2 JP2616032B2 JP1205065A JP20506589A JP2616032B2 JP 2616032 B2 JP2616032 B2 JP 2616032B2 JP 1205065 A JP1205065 A JP 1205065A JP 20506589 A JP20506589 A JP 20506589A JP 2616032 B2 JP2616032 B2 JP 2616032B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gallium arsenide
- semiconductor layer
- forming
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタの製造方法に関し、さ
らに詳しくは化合物半導体電界効果トランジスタの製造
方法に関する。
らに詳しくは化合物半導体電界効果トランジスタの製造
方法に関する。
化合物半導体、とりわけガリウム砒素では高密度の表
面準位の存在で、良好な絶縁膜が得られていないため
に、金属−絶縁体−半導体構造の電界効果トランジスタ
（以下、FETと略す）は用いられず、金属−半導体のシ
ョットキー界面を用いたMES−FETを用いている。このME
S−FETにおいても、チャネル層のキャリアが空乏化し、
ソース・ゲート間の抵抗が増加することにより、FETの
性能が低下することが知られている。これを防ぐ方法の
１つとして、エピタキシャル成長を用いて低濃度ｎ層お
よび高濃度n+層を形成し、n+を部分的に除去してゲート
層をｎ層上に、ソースおよびドレイン電極をn+層上に形
成することにより、ソース・ゲート間の抵抗を下げる方
法が知られている。
面準位の存在で、良好な絶縁膜が得られていないため
に、金属−絶縁体−半導体構造の電界効果トランジスタ
（以下、FETと略す）は用いられず、金属−半導体のシ
ョットキー界面を用いたMES−FETを用いている。このME
S−FETにおいても、チャネル層のキャリアが空乏化し、
ソース・ゲート間の抵抗が増加することにより、FETの
性能が低下することが知られている。これを防ぐ方法の
１つとして、エピタキシャル成長を用いて低濃度ｎ層お
よび高濃度n+層を形成し、n+を部分的に除去してゲート
層をｎ層上に、ソースおよびドレイン電極をn+層上に形
成することにより、ソース・ゲート間の抵抗を下げる方
法が知られている。
第２図はこのようなFETの一例を示す素子部の概略断
面図である。半絶縁性のガリウム砒素（GaAs）基板１上
にｎチャネル層であるｎ型GaAs層３が設けられ、ｎ型Ga
As層３上にはゲート電極11が設けられ、n+層８上にはソ
ース電極９およびドレイン電極10が設けられている。
面図である。半絶縁性のガリウム砒素（GaAs）基板１上
にｎチャネル層であるｎ型GaAs層３が設けられ、ｎ型Ga
As層３上にはゲート電極11が設けられ、n+層８上にはソ
ース電極９およびドレイン電極10が設けられている。
又、1985年発行の第46回応用物理学会学術講演会の53
1頁に報告されているように、ソース及びドレイン部を
部分的に除去してn+層を選択成長し、ソースおよびドレ
イン電極をn+型選択成長層上に形成することにより、ソ
ース・ドレイン間の抵抗を下げる方法がある。
1頁に報告されているように、ソース及びドレイン部を
部分的に除去してn+層を選択成長し、ソースおよびドレ
イン電極をn+型選択成長層上に形成することにより、ソ
ース・ドレイン間の抵抗を下げる方法がある。
他の方法として、1983年発行の「アイエスエスシーシ
ー・ダイジェスト・オブ・テクニカル・ペーパーズ」
（“ISSCC Digest of Technical Papers"）の44頁に報
告されているように、濃度の濃いn+層をゲート領域の両
側にゲートに近接して形成することにより、ソース・ゲ
ート間の抵抗を下げる方法が知られている。
ー・ダイジェスト・オブ・テクニカル・ペーパーズ」
（“ISSCC Digest of Technical Papers"）の44頁に報
告されているように、濃度の濃いn+層をゲート領域の両
側にゲートに近接して形成することにより、ソース・ゲ
ート間の抵抗を下げる方法が知られている。
しかし、エッチングによる高濃度n+層を形成し、n+層
を部分的に除去してゲート層を形成する方法では、ゲー
ト長が短くなるにつれて、ゲート部のn+層を除去する際
のエッチング深さおよびエッチング形状の再現性が悪く
なり、ゲート部のショットキー特性が悪くなる。又、基
板面内のバラツキも大きくなる。
を部分的に除去してゲート層を形成する方法では、ゲー
ト長が短くなるにつれて、ゲート部のn+層を除去する際
のエッチング深さおよびエッチング形状の再現性が悪く
なり、ゲート部のショットキー特性が悪くなる。又、基
板面内のバラツキも大きくなる。
ソース及びドレイン部をエッチングし、選択成長する
方法においても、ゲート長が短かくなるにつれてエッチ
ングの制御の不均一性により、ゲートのしきい値及びソ
ース抵抗のバラツキが大きくなる。
方法においても、ゲート長が短かくなるにつれてエッチ
ングの制御の不均一性により、ゲートのしきい値及びソ
ース抵抗のバラツキが大きくなる。
又、イオン注入等でn+層を形成したFETにおいては、
ゲート長が短かくなるにつれてn+層の横方向拡散による
実効的なゲート長が短くなり、ゲートしきい値電圧の変
動、相互コンダクタンスの低下、ドレインコンダクタン
スの増大等いわゆる短チャネル効果が引起される。
ゲート長が短かくなるにつれてn+層の横方向拡散による
実効的なゲート長が短くなり、ゲートしきい値電圧の変
動、相互コンダクタンスの低下、ドレインコンダクタン
スの増大等いわゆる短チャネル効果が引起される。
本発明の目的はこれら従来の問題点を解決し、低抵抗
のソース抵抗を均一性よく形成し、短チャネル効果の発
生をなくした化合物半導体接合型の電界効果トランジス
タの製造方法を提供することにある。
のソース抵抗を均一性よく形成し、短チャネル効果の発
生をなくした化合物半導体接合型の電界効果トランジス
タの製造方法を提供することにある。
前記目的を達成するため、本発明に係る電界効果トラ
ンジスタの製造方法は、基板もしくは薄膜の第１のガリ
ウム砒素上に、アルミニウム組成が0.3以下，膜厚が３
ナノメータ以下のアルミニウムガリウム砒素よりなる第
２の半導体層を形成する工程と、 前記第２の半導体層上に、ガリウム砒素層を含む第３
の半導体層を形成する工程と、 前記第３の半導体層の一部を第２の半導体層との界面
まで選択的に除去し、低抵抗のインジウム砒素またはイ
ンジウムガリウム砒素よりなる第４の半導体層を選択的
に埋め込む工程と、 前記第３の半導体層上にショトキー性電極を形成する
工程と、 前記第４の半導体層上にオーミック性電極を形成する
工程とを含むものである。
ンジスタの製造方法は、基板もしくは薄膜の第１のガリ
ウム砒素上に、アルミニウム組成が0.3以下，膜厚が３
ナノメータ以下のアルミニウムガリウム砒素よりなる第
２の半導体層を形成する工程と、 前記第２の半導体層上に、ガリウム砒素層を含む第３
の半導体層を形成する工程と、 前記第３の半導体層の一部を第２の半導体層との界面
まで選択的に除去し、低抵抗のインジウム砒素またはイ
ンジウムガリウム砒素よりなる第４の半導体層を選択的
に埋め込む工程と、 前記第３の半導体層上にショトキー性電極を形成する
工程と、 前記第４の半導体層上にオーミック性電極を形成する
工程とを含むものである。
本発明ではエッチング及び低抵抗層を埋込むことによ
り、ソース抵抗の低減を図っている。ここでは、ガリウ
ム砒素のみの選択エッチングを用いていることにより、
エッチング速度に無関係にエッチング面を形成すること
ができる。さらに、インジウム砒素、もしくはインジウ
ムガリウム砒素を埋込み低抵抗層を形成することによ
り、ソース抵抗が低減される。アルミニウムガリウム砒
素は一般に抵抗が高いが、薄膜とし、電子の有効質量の
小さいインジウム砒素またはインジウムガリウム砒素と
隣接することにより電子のトンネル確率が高まり、トン
ネル電流が増大し低抵抗化する。従って、従来のゲート
下のエッチングによる方法でみられるエッチングの不均
一性やショットキー特性の劣化は生じない。イオン注入
法を用いる方法でよくみられる短チャネル効果によるし
きい値変動やドレイン抵抗増大の問題がない。アルミニ
ウムガリウム砒素層の厚みはトンネル電流に大きく影響
するが、アルミニウム砒素層の膜厚が5nm以下の場合、
十分のトンネル電流が得られる。組成がＸ（０＜Ｘ＜
１）で膜厚がｄナノメータのアルミニウムガリウム砒素
層の場合でもＸとｄの積が５以下では十分なトンネル電
流が得られる。
り、ソース抵抗の低減を図っている。ここでは、ガリウ
ム砒素のみの選択エッチングを用いていることにより、
エッチング速度に無関係にエッチング面を形成すること
ができる。さらに、インジウム砒素、もしくはインジウ
ムガリウム砒素を埋込み低抵抗層を形成することによ
り、ソース抵抗が低減される。アルミニウムガリウム砒
素は一般に抵抗が高いが、薄膜とし、電子の有効質量の
小さいインジウム砒素またはインジウムガリウム砒素と
隣接することにより電子のトンネル確率が高まり、トン
ネル電流が増大し低抵抗化する。従って、従来のゲート
下のエッチングによる方法でみられるエッチングの不均
一性やショットキー特性の劣化は生じない。イオン注入
法を用いる方法でよくみられる短チャネル効果によるし
きい値変動やドレイン抵抗増大の問題がない。アルミニ
ウムガリウム砒素層の厚みはトンネル電流に大きく影響
するが、アルミニウム砒素層の膜厚が5nm以下の場合、
十分のトンネル電流が得られる。組成がＸ（０＜Ｘ＜
１）で膜厚がｄナノメータのアルミニウムガリウム砒素
層の場合でもＸとｄの積が５以下では十分なトンネル電
流が得られる。
以下、本発明を図面により詳細に説明する。
第１図（ａ）〜（ｅ）は本発明の一実施例を工程順に
示す素子部の概略断面図である。
示す素子部の概略断面図である。
まず、第１図（ａ）に示すように、（100）面をもつ
ガリウム砒素基板１上に分子線エピタキシャル法により
膜厚5000Åのインドープガリウム砒素層２、膜厚100Å
の３×1018cm-3ドーピングしたｎ型ガリウム砒素層３、
30Åののンドープアルミニウムガリウム砒素層４（アル
ミニウムの組成は0.3）、75Åのノンドープガリウム砒
素層５、300Åのノンドープアルミニウムガリウム砒素
層６を順次形成する。
ガリウム砒素基板１上に分子線エピタキシャル法により
膜厚5000Åのインドープガリウム砒素層２、膜厚100Å
の３×1018cm-3ドーピングしたｎ型ガリウム砒素層３、
30Åののンドープアルミニウムガリウム砒素層４（アル
ミニウムの組成は0.3）、75Åのノンドープガリウム砒
素層５、300Åのノンドープアルミニウムガリウム砒素
層６を順次形成する。
次に第１図（ｂ）に示すように、二酸化砒素層７をマ
スクにソース及びドレインとなる部分をノンドープガリ
ウム砒素層５の途中までエッチング除去する。
スクにソース及びドレインとなる部分をノンドープガリ
ウム砒素層５の途中までエッチング除去する。
次に基板１を分子線エピタキシャル装置に搬入し、基
板温度を700℃に昇温し、アルミニウムガリウム砒素層
４の界面までノンドープガリウム砒素層５を熱的にエッ
チングし、完全に除去する（第１図（ｃ））。このと
き、アルミニウムガリウム砒素層４はストッパー（stop
per）の役割を果す。
板温度を700℃に昇温し、アルミニウムガリウム砒素層
４の界面までノンドープガリウム砒素層５を熱的にエッ
チングし、完全に除去する（第１図（ｃ））。このと
き、アルミニウムガリウム砒素層４はストッパー（stop
per）の役割を果す。
次に基板温度を550℃に下げ、２×1019cm2n型ドーピ
ングしたインジウム砒素層８をエッチングした部分に埋
込む（第１図（ｄ））。
ングしたインジウム砒素層８をエッチングした部分に埋
込む（第１図（ｄ））。
このように形成された選択エピタキシャル層上にソー
ス電極９、ドレイン電極10、エッチングしない部分にゲ
ート電極11をそれぞれ形成する。
ス電極９、ドレイン電極10、エッチングしない部分にゲ
ート電極11をそれぞれ形成する。
本発明の製造工程において、ソース電極９及びドレイ
ン電極10は低抵抗のインジウム砒素層８上に形成するた
めにその接触抵抗は低減される。又、その際、エッチン
グはアルミニウムガリウム砒素層４で自動的に停止する
ために均一にエッチング面が形成される。又、アルミニ
ウムガリウム砒素層４の膜厚は30Åに設定しており、電
子がアルミニウムガリウム砒素層４をトンネル電流とし
て流れることができる。したがって、製造されたトラン
ジスタは低抵抗オーミック特性をもち、又、トランジス
タ特性のバラツキは基板面内で小さくおさえることが可
能となった。
ン電極10は低抵抗のインジウム砒素層８上に形成するた
めにその接触抵抗は低減される。又、その際、エッチン
グはアルミニウムガリウム砒素層４で自動的に停止する
ために均一にエッチング面が形成される。又、アルミニ
ウムガリウム砒素層４の膜厚は30Åに設定しており、電
子がアルミニウムガリウム砒素層４をトンネル電流とし
て流れることができる。したがって、製造されたトラン
ジスタは低抵抗オーミック特性をもち、又、トランジス
タ特性のバラツキは基板面内で小さくおさえることが可
能となった。
以上の実施例においてはチャネルにドーピングした構
造をもつFETにおいて説明したが、アルミニウムガリウ
ム砒素層にドーピングしたFETやキャップ（Cap）層にド
ーピングしたFETにおいても適用可能である。又、実施
例の膜厚やドーピングレベルも適切な数値に変更しても
よい。又、他のエッチング方法やエピタキシャル成長の
方法でも差支えない。
造をもつFETにおいて説明したが、アルミニウムガリウ
ム砒素層にドーピングしたFETやキャップ（Cap）層にド
ーピングしたFETにおいても適用可能である。又、実施
例の膜厚やドーピングレベルも適切な数値に変更しても
よい。又、他のエッチング方法やエピタキシャル成長の
方法でも差支えない。
以上説明したように本発明の方法によれば、ガリウム
砒素の電界効果トランジスタの製造において、ソース抵
抗の低いソース電極、ドレイン電極を歩留りよく形成す
ることが可能であり、生産性を向上することが可能とな
る。
砒素の電界効果トランジスタの製造において、ソース抵
抗の低いソース電極、ドレイン電極を歩留りよく形成す
ることが可能であり、生産性を向上することが可能とな
る。
第１図（ａ）〜（ｅ）は本発明の一実施例を工程順に示
す素子部の概略断面図、第２図は従来の電界効果トラン
ジスタの素子部の概略断面図である。 １……ガリウム砒素基板 ２……ノンドープガリウム砒素層 ３……ｎ型ガリウム砒素層 ４……ノンドープアルミニウムガリウム砒素層 ５……ノンドープガリウム砒素層 ６……ノンドープアルミニウムガリウム砒素層 ７……二酸化砒素層 ８……ｎ型インジウム砒素層 ９……ソース電極、10……ドレイン電極 11……ゲート電極
す素子部の概略断面図、第２図は従来の電界効果トラン
ジスタの素子部の概略断面図である。 １……ガリウム砒素基板 ２……ノンドープガリウム砒素層 ３……ｎ型ガリウム砒素層 ４……ノンドープアルミニウムガリウム砒素層 ５……ノンドープガリウム砒素層 ６……ノンドープアルミニウムガリウム砒素層 ７……二酸化砒素層 ８……ｎ型インジウム砒素層 ９……ソース電極、10……ドレイン電極 11……ゲート電極
Claims (1)
- 【請求項１】基板もしくは薄膜の第１のガリウム砒素上
に、アルミニウム組成が0.3以下，膜厚が３ナノメータ
以下のアルミニウムガリウム砒素よりなる第２の半導体
層を形成する工程と、 前記第２の半導体層上に、ガリウム砒素層を含む第３の
半導体層を形成する工程と、 前記第３の半導体層の一部を第２の半導体層との界面ま
で選択的に除去し、低抵抗のインジウム砒素またはイン
ジウムガリウム砒素よりなる第４の半導体層を選択的に
埋め込む工程と、 前記第３の半導体層上にショトキー性電極を形成する工
程と、 前記第４の半導体層上にオーミック性電極を形成する工
程とを含むことを特徴とする電界効果トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205065A JP2616032B2 (ja) | 1989-08-08 | 1989-08-08 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205065A JP2616032B2 (ja) | 1989-08-08 | 1989-08-08 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0369127A JPH0369127A (ja) | 1991-03-25 |
| JP2616032B2 true JP2616032B2 (ja) | 1997-06-04 |
Family
ID=16500850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1205065A Expired - Lifetime JP2616032B2 (ja) | 1989-08-08 | 1989-08-08 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616032B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62209865A (ja) * | 1986-03-10 | 1987-09-16 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-08-08 JP JP1205065A patent/JP2616032B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0369127A (ja) | 1991-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4908325A (en) | Method of making heterojunction transistors with wide band-gap stop etch layer | |
| KR20010032538A (ko) | 전계효과 트랜지스터 | |
| EP0613189A2 (en) | Channel structure for field effect transistor and method of manufacturing the same | |
| JPH06342811A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JPH11186280A (ja) | バイポーラトランジスタとその製造方法 | |
| US8288260B1 (en) | Field effect transistor with dual etch-stop layers for improved power, performance and reproducibility | |
| JP3040786B2 (ja) | チャンネル限定層を使用するＧａＡｓ ＦＥＴの製造方法 | |
| JP2616032B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP3381787B2 (ja) | 半導体装置およびその製造方法 | |
| JP2643890B2 (ja) | トンネルトランジスタ | |
| JP3653652B2 (ja) | 半導体装置 | |
| JP3034546B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JPH0797638B2 (ja) | 電界効果トランジスタ | |
| JP2745624B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2708492B2 (ja) | 半導体装置の製造方法 | |
| JP4120899B2 (ja) | 化合物半導体電界効果トランジスタ及びその製造方法 | |
| GB2239557A (en) | High electron mobility transistors | |
| JPH05259192A (ja) | ヘテロ接合型電界効果トランジスタおよびその製造方法 | |
| JPS6068661A (ja) | 半導体装置 | |
| JP2695832B2 (ja) | ヘテロ接合型電界効果トランジスタ | |
| JPH06310536A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP3077653B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH05343435A (ja) | 半導体装置 | |
| KR930009811B1 (ko) | 금속-반도체 전계효과 트랜지스터 및 그 제조방법 | |
| JPH03280552A (ja) | 電界効果トランジスタの製造方法 |