JP3034546B2 - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
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- JP3034546B2 JP3034546B2 JP2036252A JP3625290A JP3034546B2 JP 3034546 B2 JP3034546 B2 JP 3034546B2 JP 2036252 A JP2036252 A JP 2036252A JP 3625290 A JP3625290 A JP 3625290A JP 3034546 B2 JP3034546 B2 JP 3034546B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置の製造方法に、特にセレフアライ
ンメント構造の電界効果型トランジスタの製造方法に関
する。
ンメント構造の電界効果型トランジスタの製造方法に関
する。
（従来の技術） 従来のGaAs MES FET（Metal Semiconductor Field Ef
fect Transister）では、活性層であるｎ型GaAsの膜厚
は薄いので、GaAs基板の表面空乏層の影響は極めて大き
い。そこで、この表面空乏層の影響を避けるために開発
されたものとして、セルフアラインメント構造のGaAs M
ES FETがある。
fect Transister）では、活性層であるｎ型GaAsの膜厚
は薄いので、GaAs基板の表面空乏層の影響は極めて大き
い。そこで、この表面空乏層の影響を避けるために開発
されたものとして、セルフアラインメント構造のGaAs M
ES FETがある。
以下、このセルフアラインメント構造のGaAs MES FET
の製造工程につき第２図（Ａ）〜（Ｄ）を用いて簡単に
説明する。
の製造工程につき第２図（Ａ）〜（Ｄ）を用いて簡単に
説明する。
先ず、GaAs基板１に対して、ホトリソグラフィ技術及
びイオン注入技術を用いて、ｎ型層２を所望部に形成す
る。尚、イオン注入条件としては、ｎ型の不純物イオン
を用い、加速電圧は任意適当なものとする。（第２図
（Ａ）参照） 次に、選択CVD（Chemical Vapor Diposition）法によ
り、例えばゲート電極となるポリシリコン３を形成す
る。（第２図（Ｂ）参照） 次に、ゲート電極３をマスクにしてGaAs基板１上のｎ
型層２に対してｎ型の不純物イオンを注入する。これに
よって、n+のイオン注入層４を形成する。その後、GaAs
基板１に対してアニール処理することによってn+のイオ
ン注入層は活性層４となる。また活性層４のダメージも
回復できる。（第２図（Ｃ）参照） 次に、真空蒸着法を用いて、ソース・ドレイン用電極
となる金属を蒸着し、リフトオフ法により所望部にのみ
ソース・ドレイン用電極５を形成する。（第２図（Ｄ）
参照） （発明が解決しようとする課題） しかしながら、上述した電界効果型トランジスタの製
造方法は、n+の活性層の間のｎ型層の不純物密度が横方
向に一定であるためFETの相互コンダクタンスを上げる
ために、高濃度のn+の活性層を形成しようとするとn+の
活性層の間のショットキー特性の逆耐圧がとれず、半導
体装置自体の特性が劣化するということが生じるという
問題点があった。
びイオン注入技術を用いて、ｎ型層２を所望部に形成す
る。尚、イオン注入条件としては、ｎ型の不純物イオン
を用い、加速電圧は任意適当なものとする。（第２図
（Ａ）参照） 次に、選択CVD（Chemical Vapor Diposition）法によ
り、例えばゲート電極となるポリシリコン３を形成す
る。（第２図（Ｂ）参照） 次に、ゲート電極３をマスクにしてGaAs基板１上のｎ
型層２に対してｎ型の不純物イオンを注入する。これに
よって、n+のイオン注入層４を形成する。その後、GaAs
基板１に対してアニール処理することによってn+のイオ
ン注入層は活性層４となる。また活性層４のダメージも
回復できる。（第２図（Ｃ）参照） 次に、真空蒸着法を用いて、ソース・ドレイン用電極
となる金属を蒸着し、リフトオフ法により所望部にのみ
ソース・ドレイン用電極５を形成する。（第２図（Ｄ）
参照） （発明が解決しようとする課題） しかしながら、上述した電界効果型トランジスタの製
造方法は、n+の活性層の間のｎ型層の不純物密度が横方
向に一定であるためFETの相互コンダクタンスを上げる
ために、高濃度のn+の活性層を形成しようとするとn+の
活性層の間のショットキー特性の逆耐圧がとれず、半導
体装置自体の特性が劣化するということが生じるという
問題点があった。
本発明の目的は高濃度のn+の活性層に対してn+の活性
層の間のショットキー特性の逆耐圧が劣化しない電界効
果型トランジスタの製造方法を提供することにある。
層の間のショットキー特性の逆耐圧が劣化しない電界効
果型トランジスタの製造方法を提供することにある。
（課題を解決するための手段） 本発明の電界効果型トランジスタの製造方法は、半導
体基板にｎ型層を形成し、次に半導体基板上の所定部に
ゲート電極を形成する。このゲート電極をマスクにして
ｎ型の不純物イオンを注入しn+のイオン注入層を形成
し、その後アニール処理しn+の活性層とする。次に所望
部にソース・ドレイン用電極を形成する。前記ゲート電
極をマスクにして、所望の角度からn+の活性層間の前記
ｎ型層に対して、深い準位となる不純物イオンをドレイ
ン電極から前記ゲート電極に向かうようにななめに注入
することを特徴とする。
体基板にｎ型層を形成し、次に半導体基板上の所定部に
ゲート電極を形成する。このゲート電極をマスクにして
ｎ型の不純物イオンを注入しn+のイオン注入層を形成
し、その後アニール処理しn+の活性層とする。次に所望
部にソース・ドレイン用電極を形成する。前記ゲート電
極をマスクにして、所望の角度からn+の活性層間の前記
ｎ型層に対して、深い準位となる不純物イオンをドレイ
ン電極から前記ゲート電極に向かうようにななめに注入
することを特徴とする。
（作 用） 本発明の電界効果型トランジスタの製造方法は、前記
ゲート電極をマスクにして、所望の角度からn+の活性層
間のｎ型層に対して、深い準位となる不純物イオンをな
なめに注入する。すると注入した領域が低電子密度とな
り、ゲート電極の直下のｎ型層においてゲート電極を中
心として左右で電子密度が非対称になる。
ゲート電極をマスクにして、所望の角度からn+の活性層
間のｎ型層に対して、深い準位となる不純物イオンをな
なめに注入する。すると注入した領域が低電子密度とな
り、ゲート電極の直下のｎ型層においてゲート電極を中
心として左右で電子密度が非対称になる。
（実施例） 以下、図面を参照して本発明の実施例につき説明す
る。尚、以下の実施例で参照する図面は本発明の理解が
容易となる程度に概略的に示しているに過ぎず、本発明
はこれら図示例にのみ限定されるものではないことを理
解されたい。
る。尚、以下の実施例で参照する図面は本発明の理解が
容易となる程度に概略的に示しているに過ぎず、本発明
はこれら図示例にのみ限定されるものではないことを理
解されたい。
本発明の電界効果型トランジスタの製造方法は、ソー
ス・ドレイン用電極の形成工程迄は従来技術と同様な方
法で行われるもので、特徴とするところは、それ以後の
形成工程である。以下、本発明の実施例について第１図
（Ａ）〜（Ｃ）及び第２図（Ａ）〜（Ｃ）を併用して説
明する。
ス・ドレイン用電極の形成工程迄は従来技術と同様な方
法で行われるもので、特徴とするところは、それ以後の
形成工程である。以下、本発明の実施例について第１図
（Ａ）〜（Ｃ）及び第２図（Ａ）〜（Ｃ）を併用して説
明する。
GaAs基板１の所望部にｎ型層２を形成する。（第２図
（Ａ）参照） 次に、リフトオフ法により、ゲート電極となるタング
ステン３を形成する。（第２図（Ｂ）参照） そしてこのゲート電極３をマスクにしてGaAs基板１上
のｎ型層２に対してｎ型の不純物イオンを注入する。こ
れによって、n+のイオン注入層４を形成する。
（Ａ）参照） 次に、リフトオフ法により、ゲート電極となるタング
ステン３を形成する。（第２図（Ｂ）参照） そしてこのゲート電極３をマスクにしてGaAs基板１上
のｎ型層２に対してｎ型の不純物イオンを注入する。こ
れによって、n+のイオン注入層４を形成する。
その後、GaAs基板１に対してアニール処理することに
よってn+のイオン注入層は活性層４となる。（第２図
（Ｃ）参照） 次に、真空蒸着法を用いて、ソース・ドレイン用電極
となる金属を蒸着し、リフトオフ法により所望部にのみ
ソース・ドレイン用電極５を形成する。（第１図（Ａ）
参照） ななめイオン注入法を用い、n+の活性層４及びｎ型層
２に対して深い準位となるＣ、O2等の不純物イオンを適
当な加速電圧によって注入する。（第１図（Ｂ）参照） 尚、この時の注入角度θＸの設定はゲート電極の膜厚
３の膜厚を利用して、ゲート電極３を中心として右側の
n+の活性層５にのみ不純物イオンが注入されるようにす
る。
よってn+のイオン注入層は活性層４となる。（第２図
（Ｃ）参照） 次に、真空蒸着法を用いて、ソース・ドレイン用電極
となる金属を蒸着し、リフトオフ法により所望部にのみ
ソース・ドレイン用電極５を形成する。（第１図（Ａ）
参照） ななめイオン注入法を用い、n+の活性層４及びｎ型層
２に対して深い準位となるＣ、O2等の不純物イオンを適
当な加速電圧によって注入する。（第１図（Ｂ）参照） 尚、この時の注入角度θＸの設定はゲート電極の膜厚
３の膜厚を利用して、ゲート電極３を中心として右側の
n+の活性層５にのみ不純物イオンが注入されるようにす
る。
上記ななめイオン注入はゲート電極３がマスクとして
働くのでセルフアラインメント的にイオン注入できる。
働くのでセルフアラインメント的にイオン注入できる。
上記ななめイオン注入によって、n+の活性層及びｎ型
層の低電子密度のn-層６を形成する。
層の低電子密度のn-層６を形成する。
従って、n+の活性層４間のｎ型層２において、ゲート
電極３を中心としてゲート電極３の左右でｎ、n-と電子
密度が非対称となる。（第１図（Ｃ）参照） このようなｎ型層２を有する電界効果型トランジス
タ、特にななめイオン注入をドレイン側のｎ型層２に行
った電界効果型トランジスタにおいて、ゲート−ソース
間またはゲート−ドレイン間のショットキ電気的特性を
評価すると、ゲート−ドレイン間の逆耐圧がゲート−ソ
ース間の逆耐圧より大きくなる。従って電界効果型トラ
ンジスタのゲート−ドレイン間の耐圧が向上した。
電極３を中心としてゲート電極３の左右でｎ、n-と電子
密度が非対称となる。（第１図（Ｃ）参照） このようなｎ型層２を有する電界効果型トランジス
タ、特にななめイオン注入をドレイン側のｎ型層２に行
った電界効果型トランジスタにおいて、ゲート−ソース
間またはゲート−ドレイン間のショットキ電気的特性を
評価すると、ゲート−ドレイン間の逆耐圧がゲート−ソ
ース間の逆耐圧より大きくなる。従って電界効果型トラ
ンジスタのゲート−ドレイン間の耐圧が向上した。
（発明の効果） 上述した説明からも明らかなように本発明の電界効果
型トランジスタの製造方法は、ゲート電極をマスクとし
てななめイオン注入するためセルフアラインメント的に
イオン注入できると共に、ゲート電極の直下のｎ型層に
おいてゲート電極を中心として左右で電子密度の非対称
な領域ができる。従って電界効果トランジスタのゲート
−ドレイン間の耐圧が向上できる。また２次効果として
電界効果トランジスタの相互コンダクタンスを上げるた
めに、高濃度のn+の活性層を形成する場合にもチャネル
部のショットキー特性の逆耐圧がとれず、半導体装置自
体の特性が劣化するということも起こらない。
型トランジスタの製造方法は、ゲート電極をマスクとし
てななめイオン注入するためセルフアラインメント的に
イオン注入できると共に、ゲート電極の直下のｎ型層に
おいてゲート電極を中心として左右で電子密度の非対称
な領域ができる。従って電界効果トランジスタのゲート
−ドレイン間の耐圧が向上できる。また２次効果として
電界効果トランジスタの相互コンダクタンスを上げるた
めに、高濃度のn+の活性層を形成する場合にもチャネル
部のショットキー特性の逆耐圧がとれず、半導体装置自
体の特性が劣化するということも起こらない。
【図面の簡単な説明】 第１図（Ａ）〜（Ｃ）は本発明の第１の実施例の説明に
供する図、 第２図（Ａ）〜（Ｄ）は従来の半導体装置の製造工程
図。 １……GaAs基板、２……ｎ型層、３……ゲート電極、４
……n+の活性層、５……ソース・ドレイン用電極、６…
…n-層。
供する図、 第２図（Ａ）〜（Ｄ）は従来の半導体装置の製造工程
図。 １……GaAs基板、２……ｎ型層、３……ゲート電極、４
……n+の活性層、５……ソース・ドレイン用電極、６…
…n-層。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812
Claims (1)
- 【請求項１】半導体基板にｎ型層を形成する工程と、 前記半導体基板上の所定部にゲート電極を形成する工程
と、 前記ゲート電極をマスクにしてｎ型の不純物イオンを注
入しn+のイオン注入層を形成する第１のイオン注入工程
と、 前記半導体基板に対し、アニール処理を行ってn+のイオ
ン注入層をn+の活性層とする工程と、 前記半導体基板上にソース・ドレイン用電極を形成する
工程と、 前記ゲート電極をマスクにして、所望の角度からn+の活
性層間の前記ｎ型層に対して、深い準位となる不純物イ
オンをドレイン電極から前記ゲート電極に向かうように
ななめに注入する第２のイオン注入工程とを有すること
を特徴とする電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2036252A JP3034546B2 (ja) | 1990-02-19 | 1990-02-19 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2036252A JP3034546B2 (ja) | 1990-02-19 | 1990-02-19 | 電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03240243A JPH03240243A (ja) | 1991-10-25 |
| JP3034546B2 true JP3034546B2 (ja) | 2000-04-17 |
Family
ID=12464583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2036252A Expired - Fee Related JP3034546B2 (ja) | 1990-02-19 | 1990-02-19 | 電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3034546B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2709378B1 (fr) * | 1993-01-29 | 1995-11-24 | Mitsubishi Electric Corp | Transistor à effet de champ et procédé pour la fabrication d'un tel transistor. |
| EP0642175B1 (en) * | 1993-09-07 | 2004-04-28 | Murata Manufacturing Co., Ltd. | Semiconductor element with Schottky electrode and process for producing the same |
| US7758690B2 (en) | 2002-05-03 | 2010-07-20 | Imerys Minerals, Ltd. | Paper coating pigments |
-
1990
- 1990-02-19 JP JP2036252A patent/JP3034546B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03240243A (ja) | 1991-10-25 |
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