JPH0137857B2 - - Google Patents
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- JPH0137857B2 JPH0137857B2 JP56204550A JP20455081A JPH0137857B2 JP H0137857 B2 JPH0137857 B2 JP H0137857B2 JP 56204550 A JP56204550 A JP 56204550A JP 20455081 A JP20455081 A JP 20455081A JP H0137857 B2 JPH0137857 B2 JP H0137857B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、半導体本体部分とその上に設けた金
属ゲート電極との間にシヨツトキバリアが形成さ
れ、前記の半導体本体部分が前記ゲート電極の下
方に延在する第１導電型の第１半導体層を有し、
該第１半導体層がトランジスタのチヤネルの少く
とも一部分を形成するようにしたシヨツトキバリ
ア電界効果トランジスタに関するものである。
属ゲート電極との間にシヨツトキバリアが形成さ
れ、前記の半導体本体部分が前記ゲート電極の下
方に延在する第１導電型の第１半導体層を有し、
該第１半導体層がトランジスタのチヤネルの少く
とも一部分を形成するようにしたシヨツトキバリ
ア電界効果トランジスタに関するものである。
ここに金属ゲート電極とは前記の半導体本体部
分とでシヨツトキバリアを形成しうる高導電性の
材料のゲート電極を意味するものとする。このゲ
ート電極は金属または金属合金を以つて構成する
ことができ、または珪化金属例えば珪化プラチ
ナ、珪化モリブデン等のような化合物を有するよ
うにすることができる。
分とでシヨツトキバリアを形成しうる高導電性の
材料のゲート電極を意味するものとする。このゲ
ート電極は金属または金属合金を以つて構成する
ことができ、または珪化金属例えば珪化プラチ
ナ、珪化モリブデン等のような化合物を有するよ
うにすることができる。
ゲート電極を半導体本体部分上に直接設けたシ
ヨツトキバリア電界効果トランジスタはしばしば
“metal semiconductor field effect transistor”
の頭字語であるMESFETと称されている。
MESFETはユニポーラ装置、すなわちMESFET
中の電流の流れが多数キヤリアのみによる装置で
ある。従つて少数電荷蓄積問題が無く、従つて
MESFETはある分野の装置、例えば高周波装置
に特に適している。
ヨツトキバリア電界効果トランジスタはしばしば
“metal semiconductor field effect transistor”
の頭字語であるMESFETと称されている。
MESFETはユニポーラ装置、すなわちMESFET
中の電流の流れが多数キヤリアのみによる装置で
ある。従つて少数電荷蓄積問題が無く、従つて
MESFETはある分野の装置、例えば高周波装置
に特に適している。
前述した特性を有するMESFETはWiley社に
よつて発行されたＳ・Ｍ・Sze著の本“Physics
of Semiconductor Devices”の第410頁〜412頁
に記載されている。特に砒化ガリウムトランジス
タが記載されており、ゲート電極の下方に延在す
る半導体層は、厚さが２×10-4cmでドーピング濃
度が２×1015ドナーcm-3であるｎ型砒化ガリウム
エピタキシアル層である。厚さおよびドーピング
濃度を上述した値にすることにより、エピタキシ
アル層から約４×1011電荷キヤリアcm-2だけ空乏
化しうる。
よつて発行されたＳ・Ｍ・Sze著の本“Physics
of Semiconductor Devices”の第410頁〜412頁
に記載されている。特に砒化ガリウムトランジス
タが記載されており、ゲート電極の下方に延在す
る半導体層は、厚さが２×10-4cmでドーピング濃
度が２×1015ドナーcm-3であるｎ型砒化ガリウム
エピタキシアル層である。厚さおよびドーピング
濃度を上述した値にすることにより、エピタキシ
アル層から約４×1011電荷キヤリアcm-2だけ空乏
化しうる。
この既知のMESFETでは、降服が行なわれる
ことなく第１半導体層が耐えうる最大電界はなだ
れ降服の開始によつて決まる。なだれ降服が生じ
る最低電界は臨界電界として知られている。（適
度にドーピングされた珪素や砒化ガリウムの場合
この臨界電界は約４×105Vcm-1である。）第１半
導体層の両端間における電圧が増大すると生じる
なだれ降服を防止する為には、臨界電界よりも小
さな電界でこの層が完全に空乏化される（電荷キ
ヤリアが無くなる）ようにする必要がある。この
条件により第１半導体層のドーピング濃度に上限
を課し、これにより、第１半導体層から空乏化に
より除去しうる電荷キヤリアの総数を制限する
（珪素および砒化ガリウムの場合約2.5×1012cm-2）
こと明らかである。
ことなく第１半導体層が耐えうる最大電界はなだ
れ降服の開始によつて決まる。なだれ降服が生じ
る最低電界は臨界電界として知られている。（適
度にドーピングされた珪素や砒化ガリウムの場合
この臨界電界は約４×105Vcm-1である。）第１半
導体層の両端間における電圧が増大すると生じる
なだれ降服を防止する為には、臨界電界よりも小
さな電界でこの層が完全に空乏化される（電荷キ
ヤリアが無くなる）ようにする必要がある。この
条件により第１半導体層のドーピング濃度に上限
を課し、これにより、第１半導体層から空乏化に
より除去しうる電荷キヤリアの総数を制限する
（珪素および砒化ガリウムの場合約2.5×1012cm-2）
こと明らかである。
不都合なことにMESFETの利得はゲートによ
つて除去（空乏化）しうる不純物の総数に関連す
る。このことは次の既知の関係式から明らかであ
る。
つて除去（空乏化）しうる不純物の総数に関連す
る。このことは次の既知の関係式から明らかであ
る。
gnax＝2Zμ／ＬＱ(a)
ここにｇは相互コンダクタンスであり、Ｚはチヤ
ネル幅であり、μは移動度であり、Ｑ(a)はチヤネ
ル中の１cm2当りの電荷キヤリアの総数である。従
つてなだれ降服の発生により既知のMESFETの
利得をも制限すること明らかである。
ネル幅であり、μは移動度であり、Ｑ(a)はチヤネ
ル中の１cm2当りの電荷キヤリアの総数である。従
つてなだれ降服の発生により既知のMESFETの
利得をも制限すること明らかである。
半導体本体部分とその上に設けた金属ゲート電
極との間にシヨツトキバリアが形成されるシヨツ
トキバリア電界効果トランジスタであつて、前記
の半導体本体部分が、前記のゲート電極の下方に
延在して前記のトランジスタのチヤネルの少なく
とも一部を形成する第１導電型の第１半導体層
と、当該第１半導体層および前記のゲート電極間
に位置し前記の第１導電型とは反対の第２導電型
の表面隣接領域とを有し、この表面隣接領域は前
記のシヨツトキバリアの実効高さを高めるもので
あり、しかもこの表面隣接領域は零ゲートバイア
ス状態で電荷キヤリアの空乏化が殆ど完全に達成
される程度に浅くなつているシヨツトキバリア電
界効果トランジスタは特開昭53−105984号公報に
開示されており既知である。この既知の電界効果
トランジスタの相互コンダクタンスは比較的高
い、その理由は、ゲート電極の下方に延在しドー
ピング濃度を比較的高くした表面隣接領域がシヨ
ツトキバリアの実効高さを高めるとともに、この
表面隣接領域は零ゲートバイアス状態で電荷キヤ
リアの空乏化を殆ど完全に達成せしめる程度に薄
肉となつている為である。
極との間にシヨツトキバリアが形成されるシヨツ
トキバリア電界効果トランジスタであつて、前記
の半導体本体部分が、前記のゲート電極の下方に
延在して前記のトランジスタのチヤネルの少なく
とも一部を形成する第１導電型の第１半導体層
と、当該第１半導体層および前記のゲート電極間
に位置し前記の第１導電型とは反対の第２導電型
の表面隣接領域とを有し、この表面隣接領域は前
記のシヨツトキバリアの実効高さを高めるもので
あり、しかもこの表面隣接領域は零ゲートバイア
ス状態で電荷キヤリアの空乏化が殆ど完全に達成
される程度に浅くなつているシヨツトキバリア電
界効果トランジスタは特開昭53−105984号公報に
開示されており既知である。この既知の電界効果
トランジスタの相互コンダクタンスは比較的高
い、その理由は、ゲート電極の下方に延在しドー
ピング濃度を比較的高くした表面隣接領域がシヨ
ツトキバリアの実効高さを高めるとともに、この
表面隣接領域は零ゲートバイアス状態で電荷キヤ
リアの空乏化を殆ど完全に達成せしめる程度に薄
肉となつている為である。
しかし、このシヨツトキバリア電界効果トラン
ジスタを適用するある分野では、コンダクタンス
を更に高くした上述した種類の電界効果トランジ
スタを設けることが望まれている。この既知の装
置では、第１半導体層の幅を減少させ、そのドー
ピング濃度を高めることにより相互コンダクタン
スを更に高くすることができる。しかし、このよ
うにドーピング濃度を高くすると装置の動作速度
が遅くなるという欠点が生じる。その理由は、キ
ヤリア濃度が増大すると移動度が減少する為であ
る。この動作速度の減少は特に高周波分野にとつ
て有害となる。
ジスタを適用するある分野では、コンダクタンス
を更に高くした上述した種類の電界効果トランジ
スタを設けることが望まれている。この既知の装
置では、第１半導体層の幅を減少させ、そのドー
ピング濃度を高めることにより相互コンダクタン
スを更に高くすることができる。しかし、このよ
うにドーピング濃度を高くすると装置の動作速度
が遅くなるという欠点が生じる。その理由は、キ
ヤリア濃度が増大すると移動度が減少する為であ
る。この動作速度の減少は特に高周波分野にとつ
て有害となる。
本発明の目的は相互コンダクタンスが高く、し
かも特に高周波に適用するのに適したものとする
ために動作速度を速くしたシヨツトキバリア電界
効果トランジスタを提供せんとするにある。
かも特に高周波に適用するのに適したものとする
ために動作速度を速くしたシヨツトキバリア電界
効果トランジスタを提供せんとするにある。
本発明は、半導体本体部分とその上に設けた金
属ゲート電極との間にシヨツトキバリアが形成さ
れるシヨツトキバリア電界効果トランジスタであ
つて、前記の半導体本体部分が、前記のゲート電
極の下方に延在して前記のトランジスタのチヤネ
ルの少なくとも一部分を形成する第１導電型の第
１半導体層と、当該第１半導体層および前記のゲ
ート電極間に位置し前記の第１導電型とは反対の
第２導電型の表面隣接領域とを有し、この表面隣
接領域は前記のシヨツトキバリアの実効高さを高
めるものであり、しかもこの表面隣接領域は零ゲ
ートバイアス状態で電荷キヤリアの空乏化が殆ん
ど完全に達成される程度に浅くなつているシヨツ
トキバリア電界効果トランジスタにおいて、前記
の第１半導体層のドーピング濃度を比較的高く
し、この第１半導体層を、この第１半導体層の半
導体材料のなだれ降服に対する臨界電界を越える
電界に降服を生じることなく耐えうる程度に薄肉
とし、前記の半導体本体部分が前記の第１半導体
層に隣接する第１導電型の第２半導体層を有し、
この第２半導体層に前記の第１半導体層よりも少
くドーピングし、この第２半導体層も前記のトラ
ンジスタのチヤネルの少くとも一部を形成するよ
うになつていることを特徴とする。
属ゲート電極との間にシヨツトキバリアが形成さ
れるシヨツトキバリア電界効果トランジスタであ
つて、前記の半導体本体部分が、前記のゲート電
極の下方に延在して前記のトランジスタのチヤネ
ルの少なくとも一部分を形成する第１導電型の第
１半導体層と、当該第１半導体層および前記のゲ
ート電極間に位置し前記の第１導電型とは反対の
第２導電型の表面隣接領域とを有し、この表面隣
接領域は前記のシヨツトキバリアの実効高さを高
めるものであり、しかもこの表面隣接領域は零ゲ
ートバイアス状態で電荷キヤリアの空乏化が殆ん
ど完全に達成される程度に浅くなつているシヨツ
トキバリア電界効果トランジスタにおいて、前記
の第１半導体層のドーピング濃度を比較的高く
し、この第１半導体層を、この第１半導体層の半
導体材料のなだれ降服に対する臨界電界を越える
電界に降服を生じることなく耐えうる程度に薄肉
とし、前記の半導体本体部分が前記の第１半導体
層に隣接する第１導電型の第２半導体層を有し、
この第２半導体層に前記の第１半導体層よりも少
くドーピングし、この第２半導体層も前記のトラ
ンジスタのチヤネルの少くとも一部を形成するよ
うになつていることを特徴とする。
バリアを高める領域を設けることによりゲート
漏洩が無視しうるようになり、第１半導体層を充
分に薄肉にすれば、なだれ降服が生じることなく
この第１半導体層のドーピング濃度を高くするこ
とができる。
漏洩が無視しうるようになり、第１半導体層を充
分に薄肉にすれば、なだれ降服が生じることなく
この第１半導体層のドーピング濃度を高くするこ
とができる。
実際には、第１半導体層の両端間の電位差を
Eg／ｑ（ここにEgは半導体のエネルギーギヤツプ
であり、ｑは電荷である）よりも低くした場合に
は、この層中の電荷キヤリアが電子−正孔対を形
成するのに充分なエネルギーがなく、なだれ降服
は生じえない。更に第１半導体層の厚さは小さい
為、イオン化の可能性は極めて少く、これによつ
てもこの層の両端間の電位差は降服を生じること
なくEg／ｑを越えうるようになる。従つて、こ
の第１半導体層を、可成り多数の電子−正孔対を
生じえない程度に充分小さな電位によつて可成り
空乏化される（電荷が無くなる）程度に薄肉とす
る限り、第１半導体層のドーピング濃度を既知の
MESFETでなだれ降服が生じるドーピング濃度
以上に高めうる。換言すれば、この第１半導体層
は、この層の半導体材料のなだれ降服に対する臨
界電界を越える電界に対して降服が生じることな
く耐えうるようになる。第１半導体層のドーピン
グ濃度を増大せしめうるということは、本発明に
よるMESFETが既知のトランジスタよりも多く
の電荷キヤリアを空にでき（空乏化でき）、従つ
てその利得が可成り増大するということを意味す
る。従つて第１半導体層が耐えうる最大電界は電
界放出処理の開始によつて制限されるようにな
り、すなわち珪素の場合2.5×106Vcm-1、砒化ガ
リウムの場合約1.5×106Vcm-1となり、これは珪
素の場合の臨界電界すなわち４×105Vcm-1より
も高くなる。
Eg／ｑ（ここにEgは半導体のエネルギーギヤツプ
であり、ｑは電荷である）よりも低くした場合に
は、この層中の電荷キヤリアが電子−正孔対を形
成するのに充分なエネルギーがなく、なだれ降服
は生じえない。更に第１半導体層の厚さは小さい
為、イオン化の可能性は極めて少く、これによつ
てもこの層の両端間の電位差は降服を生じること
なくEg／ｑを越えうるようになる。従つて、こ
の第１半導体層を、可成り多数の電子−正孔対を
生じえない程度に充分小さな電位によつて可成り
空乏化される（電荷が無くなる）程度に薄肉とす
る限り、第１半導体層のドーピング濃度を既知の
MESFETでなだれ降服が生じるドーピング濃度
以上に高めうる。換言すれば、この第１半導体層
は、この層の半導体材料のなだれ降服に対する臨
界電界を越える電界に対して降服が生じることな
く耐えうるようになる。第１半導体層のドーピン
グ濃度を増大せしめうるということは、本発明に
よるMESFETが既知のトランジスタよりも多く
の電荷キヤリアを空にでき（空乏化でき）、従つ
てその利得が可成り増大するということを意味す
る。従つて第１半導体層が耐えうる最大電界は電
界放出処理の開始によつて制限されるようにな
り、すなわち珪素の場合2.5×106Vcm-1、砒化ガ
リウムの場合約1.5×106Vcm-1となり、これは珪
素の場合の臨界電界すなわち４×105Vcm-1より
も高くなる。
本発明によれば、MESFETの本体部分は第１
半導体層に隣接する第１導電型の第２半導体層を
有し、この第２半導体層を前記の第１半導体層よ
りも少くドーピングするようにする。この場合、
第２半導体層によつてもトランジスタのチヤネル
の一部分を形成する。このようにすることによ
り、電荷キヤリアは第１半導体層から第２半導体
層中に“漏出”（spill−over）される傾向にな
る。この第２半導体層中に存在する不純物はわず
かである為、この第２半導体層中の電荷キヤリア
の移動度は比較的高くなる。従つて、この第２半
導体層（“漏出”層）の全効果は、電荷キヤリア
の移動度を増大させて、このような“漏出”層を
有するMESFETが高速度で作動でき、この
MESFETを高周波作動装置分野に更に適したも
のとしうる利点を得ることにある。電子は正孔よ
りも大きな移動度を有する為、またMESFETは
ユニポーラ装置である為、この移動度の増大効果
は第１および第２半導体層をｎ導電型とした場合
に最適なものとなる。
半導体層に隣接する第１導電型の第２半導体層を
有し、この第２半導体層を前記の第１半導体層よ
りも少くドーピングするようにする。この場合、
第２半導体層によつてもトランジスタのチヤネル
の一部分を形成する。このようにすることによ
り、電荷キヤリアは第１半導体層から第２半導体
層中に“漏出”（spill−over）される傾向にな
る。この第２半導体層中に存在する不純物はわず
かである為、この第２半導体層中の電荷キヤリア
の移動度は比較的高くなる。従つて、この第２半
導体層（“漏出”層）の全効果は、電荷キヤリア
の移動度を増大させて、このような“漏出”層を
有するMESFETが高速度で作動でき、この
MESFETを高周波作動装置分野に更に適したも
のとしうる利点を得ることにある。電子は正孔よ
りも大きな移動度を有する為、またMESFETは
ユニポーラ装置である為、この移動度の増大効果
は第１および第２半導体層をｎ導電型とした場合
に最適なものとなる。
図面につき本発明を説明する。
図面は線図的なものであり、各部の寸法は実際
のものに比例するものではない。すなわち図面の
ある部分の相対寸法を説明の都合上誇張したり縮
少したりした。また図面を明瞭とする為に半導体
本体部分の種々の部分にハツチを付さなかつた。
のものに比例するものではない。すなわち図面の
ある部分の相対寸法を説明の都合上誇張したり縮
少したりした。また図面を明瞭とする為に半導体
本体部分の種々の部分にハツチを付さなかつた。
第１図は本発明によるMESFETの一例を示す
断面図である。例えばＰ型単結晶珪素基板を有し
その固有抵抗を例えば20Ω−cmとした半導体本体
部分１内には第１のn++層２が設けられる。ゲー
ト電極６の下方で延在するこの層２の部分の厚さ
は約10-5cmよりも薄くして、適度にドーピングさ
れた珪素基板（バルク）におけるなだれ降服の為
の臨界電界付近の４×105Vcm-1を越える電界に
耐えうるようにする必要がある。ゲート電極６の
下方の部分で例えば1.8×10-6cmの厚さおよび８
×1018ドナー原子cm-3のドーピング濃度を有する
ものとすることができる層２はn+型のソース領
域４およびドレイン領域５内に延在させる。これ
ら領域４および５は半導体本体部分の表面３まで
延在させる。
断面図である。例えばＰ型単結晶珪素基板を有し
その固有抵抗を例えば20Ω−cmとした半導体本体
部分１内には第１のn++層２が設けられる。ゲー
ト電極６の下方で延在するこの層２の部分の厚さ
は約10-5cmよりも薄くして、適度にドーピングさ
れた珪素基板（バルク）におけるなだれ降服の為
の臨界電界付近の４×105Vcm-1を越える電界に
耐えうるようにする必要がある。ゲート電極６の
下方の部分で例えば1.8×10-6cmの厚さおよび８
×1018ドナー原子cm-3のドーピング濃度を有する
ものとすることができる層２はn+型のソース領
域４およびドレイン領域５内に延在させる。これ
ら領域４および５は半導体本体部分の表面３まで
延在させる。
厚さおよびドーピング濃度を上述した値にする
と、層２が2.5Vで空乏化され、降服が生じるこ
となく約2.2×106Vcm-1の電界に耐えうる。
と、層２が2.5Vで空乏化され、降服が生じるこ
となく約2.2×106Vcm-1の電界に耐えうる。
シヨツトキバリアは本体部分１と例えばモリブ
デンから造ることのできる金属ゲート電極６との
間の表面３に形成される。ゲート電極６と層２と
の間には表面３に隣接するP++領域７を設け、こ
の領域７をゲート電極６の全面積に亘つて延在さ
せる。本例では、領域７を横方向でゲート電極を
越えてソースおよびドレイン領域４および５内に
延在（延長）させる。従つてトランジスタの作動
中、すなわちソースおよびドレイン領域間に電圧
が印加され且つゲート電極６に適当なバイアス電
圧が印加されると、領域７の延長部分はゲート電
極６の付近での半導体本体部分１の表面における
電界を減少させる作用をする。これと同じ目的を
第１図のMESFETと相違させて達成する為には、
領域７の延長部分をゲート電極６のドレイン側に
のみ存在させることができる。領域７は例えば３
×10-7cmの厚さとすることができる。シヨツトキ
バリアの実効高さを適当に高める為に領域７のド
ーピング濃度を例えば３×1019アクセプタcm-3と
する。このドーピング濃度および厚さとすること
により領域７はゲートバイアスが零の状態で殆ん
ど空乏化される（電荷キヤリアが存在しなくな
る）。
デンから造ることのできる金属ゲート電極６との
間の表面３に形成される。ゲート電極６と層２と
の間には表面３に隣接するP++領域７を設け、こ
の領域７をゲート電極６の全面積に亘つて延在さ
せる。本例では、領域７を横方向でゲート電極を
越えてソースおよびドレイン領域４および５内に
延在（延長）させる。従つてトランジスタの作動
中、すなわちソースおよびドレイン領域間に電圧
が印加され且つゲート電極６に適当なバイアス電
圧が印加されると、領域７の延長部分はゲート電
極６の付近での半導体本体部分１の表面における
電界を減少させる作用をする。これと同じ目的を
第１図のMESFETと相違させて達成する為には、
領域７の延長部分をゲート電極６のドレイン側に
のみ存在させることができる。領域７は例えば３
×10-7cmの厚さとすることができる。シヨツトキ
バリアの実効高さを適当に高める為に領域７のド
ーピング濃度を例えば３×1019アクセプタcm-3と
する。このドーピング濃度および厚さとすること
により領域７はゲートバイアスが零の状態で殆ん
ど空乏化される（電荷キヤリアが存在しなくな
る）。
第１層２に対する最小厚さはバリアを通る量子
力学的トンネル効果により決定される。この場
合、n++層２とp++層７との合計の厚さを、珪素
の場合約3nｍで砒化ガリウムの場合約5nｍであ
る実効トンネル距離αよりも厚くする必要があ
る。
力学的トンネル効果により決定される。この場
合、n++層２とp++層７との合計の厚さを、珪素
の場合約3nｍで砒化ガリウムの場合約5nｍであ
る実効トンネル距離αよりも厚くする必要があ
る。
第１層２の最大厚さtnは、Eg／ｑを越えては
ならない電圧（Ｖ＋VB）で、すなわち約１ボル
トの最大電圧Ｖ＋VB（ここにＶは外部印加電圧、
VBはシヨツトキバリアの拡散電圧である）で第
１層２を空乏化する能力により決定される。1.6
×1012電荷／cm2の空乏化を行なう場合、約2.5×
105ボルト／cmの最大電界が得られる。この値よ
りも小さな空乏化を行なう場合には、通常の
MESFET以上の利点を得ることができない。従
つて、 NDtn＞1.6×1012 とする必要がある。ここにtnはcmで表わした厚さ
である。また、第１層２の厚さｔ（cm）は ｔ＝（2εε0（Ｖ＋VB）／qND）1/2 である為、Ｖ＋VB１ボルトである場合、 qNDtn＝（2εε0qND）1/2＝1.6・1012q となり、ここでｑ＝1.6・10-19クーロンおよびε0
＝8.854×10-14フアラツドcm-1とすると、珪素
（ε＝11.8）に対し、tn＝81.6nｍが得られる。し
かし実際には、より多くの電荷を空乏化する為に
ｔを上記の値よりも小さくするのが望ましいこと
勿論である。従つて、第１層２の厚さの有効な範
囲は 5nｍｔ50nｍ とするのが好ましいということを実験により確か
めた。
ならない電圧（Ｖ＋VB）で、すなわち約１ボル
トの最大電圧Ｖ＋VB（ここにＶは外部印加電圧、
VBはシヨツトキバリアの拡散電圧である）で第
１層２を空乏化する能力により決定される。1.6
×1012電荷／cm2の空乏化を行なう場合、約2.5×
105ボルト／cmの最大電界が得られる。この値よ
りも小さな空乏化を行なう場合には、通常の
MESFET以上の利点を得ることができない。従
つて、 NDtn＞1.6×1012 とする必要がある。ここにtnはcmで表わした厚さ
である。また、第１層２の厚さｔ（cm）は ｔ＝（2εε0（Ｖ＋VB）／qND）1/2 である為、Ｖ＋VB１ボルトである場合、 qNDtn＝（2εε0qND）1/2＝1.6・1012q となり、ここでｑ＝1.6・10-19クーロンおよびε0
＝8.854×10-14フアラツドcm-1とすると、珪素
（ε＝11.8）に対し、tn＝81.6nｍが得られる。し
かし実際には、より多くの電荷を空乏化する為に
ｔを上記の値よりも小さくするのが望ましいこと
勿論である。従つて、第１層２の厚さの有効な範
囲は 5nｍｔ50nｍ とするのが好ましいということを実験により確か
めた。
アルミニウムから造ることのできるソース電極
８およびドレイン電極９をソース領域４およびド
レイン領域５にそれぞれ接触させる。これら電極
８および９はゲート電極６上に設けた絶縁層１０
によりこのゲート電極から絶縁するとともに絶縁
層１１により珪素本体部分の残部から絶縁する。
層１０および１１は例えば酸化珪素とすることが
できる。第1n++層２には第2n-型半導体層１３を
隣接させる。この層１３はn-層であり、層２よ
りもわずかにドーピングされている。層１３のド
ーピング濃度は代表的に５×1014ドナーcm-3とす
る。層１３の厚さはこの層中での電子の平均自由
行程よりも厚くする必要がある。上述したドーピ
ング濃度ではこの電子の平均自由行程は約５×
10-6cmであり、従つて層１３の厚さは10-5cmとす
ることができる。従つて層１３中の電子の移動度
は層２中の電子の移動度が100cm2V-1s-1であるの
に対して約1400cm2V-1s-1となる。従つて電子の
全体の移動度は前述したように増大し、従つてこ
のMESFETは特に高周波作動に対して適したも
のとなる。
８およびドレイン電極９をソース領域４およびド
レイン領域５にそれぞれ接触させる。これら電極
８および９はゲート電極６上に設けた絶縁層１０
によりこのゲート電極から絶縁するとともに絶縁
層１１により珪素本体部分の残部から絶縁する。
層１０および１１は例えば酸化珪素とすることが
できる。第1n++層２には第2n-型半導体層１３を
隣接させる。この層１３はn-層であり、層２よ
りもわずかにドーピングされている。層１３のド
ーピング濃度は代表的に５×1014ドナーcm-3とす
る。層１３の厚さはこの層中での電子の平均自由
行程よりも厚くする必要がある。上述したドーピ
ング濃度ではこの電子の平均自由行程は約５×
10-6cmであり、従つて層１３の厚さは10-5cmとす
ることができる。従つて層１３中の電子の移動度
は層２中の電子の移動度が100cm2V-1s-1であるの
に対して約1400cm2V-1s-1となる。従つて電子の
全体の移動度は前述したように増大し、従つてこ
のMESFETは特に高周波作動に対して適したも
のとなる。
ソース領域４およびドレイン領域５間に電圧が
印加され、ゲート電極６に適当な電圧が印加され
ると、ソースおよびドレイン間の電流の流れがゲ
ート電圧により制御される。電流の流れはトラン
ジスタのチヤネル中に生じる。上述した例では、
ゲート電極６の下方で延在する層２の部分がトラ
ンジスタのチヤネルの一部を構成し、チヤネルの
残存部分はn-層１３により構成される。作動中
ゲート上での逆バイアスの大きさが増大される
と、シヨツトキバリアと関連する空乏層が層２内
に更に延在し、最終的に層２を通つてn-層１３
内に延在する。空乏層が層１３を完全に貫通する
と、ソ−スおよびドレイン間の電流の流れが阻止
される為、トランジスタがスイツチ・オフする。
従つて上述したMESFETはデイプリーシヨンモ
ードで作動する。
印加され、ゲート電極６に適当な電圧が印加され
ると、ソースおよびドレイン間の電流の流れがゲ
ート電圧により制御される。電流の流れはトラン
ジスタのチヤネル中に生じる。上述した例では、
ゲート電極６の下方で延在する層２の部分がトラ
ンジスタのチヤネルの一部を構成し、チヤネルの
残存部分はn-層１３により構成される。作動中
ゲート上での逆バイアスの大きさが増大される
と、シヨツトキバリアと関連する空乏層が層２内
に更に延在し、最終的に層２を通つてn-層１３
内に延在する。空乏層が層１３を完全に貫通する
と、ソ−スおよびドレイン間の電流の流れが阻止
される為、トランジスタがスイツチ・オフする。
従つて上述したMESFETはデイプリーシヨンモ
ードで作動する。
第１図にMESFETを製造する方法を以下に第
２および３図につき説明する。
２および３図につき説明する。
出発材料は例えば20Ω-cmの固有抵抗を有する
ｐ型珪素半導体本体部分１とする。この本体部分
１の表面３上に通常のようにして酸化珪素層１１
を設け、通常の写真食刻技術を用いてこの酸化珪
素中に総１２を形成する（第２図参照）。その後
にイオン注入を用いて層１３および２および領域
７を形成する。これらのイオン注入工程中酸化珪
素層１１はマスクとして作用する。これらのイオ
ン注入に対しては次の条件を用いることができ
る。まず最初に層１３に対しては２０KeVで1010
cm-2のドーズを行なつて砒素イオンを注入するこ
とができる。このイオン注入は例えば1100℃の温
度で加熱することにより1.21×10-5cmの深さに行
なうことができる。次の工程は6KeVで1.4×1013
cm-2のドーズを行なつて層２を形成するイオン注
入である。次に工程は0.5KeVで９×1012cm-2の
ドーズを行なつて硼素イオンを行なう工程であ
る。これにより領域７を形成する。第２図におけ
る矢印は種々のイオン注入を示す。これにより得
られた構造のものを700℃で15分間アニーリング
処理することができる。その後通常のようにして
モリブデンゲート電極６を形成し、次にこの電極
に表面安定化層、例えば酸化物層１０を被覆する
（第３図参照）。次の工程は25KeVで５×1015cm-2
のドーズを行なうことにより燐イオンを注入して
ソース領域４およびドレイン領域５を形成する工
程である。第３図における矢印もイオン注入を示
す。次にこれにより得られた構造のものに700℃
で15分間アニーリングすることができる。図示の
例ではソース領域４およびドレイン領域５をn-
層１３よりも深く半導体本体部分１内に延在させ
る。
ｐ型珪素半導体本体部分１とする。この本体部分
１の表面３上に通常のようにして酸化珪素層１１
を設け、通常の写真食刻技術を用いてこの酸化珪
素中に総１２を形成する（第２図参照）。その後
にイオン注入を用いて層１３および２および領域
７を形成する。これらのイオン注入工程中酸化珪
素層１１はマスクとして作用する。これらのイオ
ン注入に対しては次の条件を用いることができ
る。まず最初に層１３に対しては２０KeVで1010
cm-2のドーズを行なつて砒素イオンを注入するこ
とができる。このイオン注入は例えば1100℃の温
度で加熱することにより1.21×10-5cmの深さに行
なうことができる。次の工程は6KeVで1.4×1013
cm-2のドーズを行なつて層２を形成するイオン注
入である。次に工程は0.5KeVで９×1012cm-2の
ドーズを行なつて硼素イオンを行なう工程であ
る。これにより領域７を形成する。第２図におけ
る矢印は種々のイオン注入を示す。これにより得
られた構造のものを700℃で15分間アニーリング
処理することができる。その後通常のようにして
モリブデンゲート電極６を形成し、次にこの電極
に表面安定化層、例えば酸化物層１０を被覆する
（第３図参照）。次の工程は25KeVで５×1015cm-2
のドーズを行なうことにより燐イオンを注入して
ソース領域４およびドレイン領域５を形成する工
程である。第３図における矢印もイオン注入を示
す。次にこれにより得られた構造のものに700℃
で15分間アニーリングすることができる。図示の
例ではソース領域４およびドレイン領域５をn-
層１３よりも深く半導体本体部分１内に延在させ
る。
次に周知の方法を用いてアルミニウムより成る
ソース電極８およびドレイン電極９を設けること
により第１図に示すMESFETを完成させる。
ソース電極８およびドレイン電極９を設けること
により第１図に示すMESFETを完成させる。
上述した方法の変形例として、p++イオン注入
を、最終的なP++領域７が形成されるべき領域に
のみ制限することができる。このことはソース領
域４およびドレイン領域５を形成すべき本体部分
１の領域をマスクすることにより行ないうること
明らかである。この場合には、ソース領域４およ
びドレイン領域５は既に表面５まで延在している
為、追加のイオン注入工程を行なう必要がない。
を、最終的なP++領域７が形成されるべき領域に
のみ制限することができる。このことはソース領
域４およびドレイン領域５を形成すべき本体部分
１の領域をマスクすることにより行ないうること
明らかである。この場合には、ソース領域４およ
びドレイン領域５は既に表面５まで延在している
為、追加のイオン注入工程を行なう必要がない。
第４図は第１図のMESFETの変形例を示す。
この場合ゲート電極付近における表面電界減少効
果が更に高まる。その理由は、層２が横方向でゲ
ート電極６の縁部４０で終端している為である。
この縁部４０はドレイン５に最も近い電極６の縁
部である。電極６のソース側では層２が電極６の
縁部を越えてソース領域４内に延在している。こ
の構成によれば降服を生じることなくドレインに
高電圧を印加することができる。第４図の
MESFETを製造するには前述した方法を以下の
ように変更する。n-層１３を形成した後領域７
をイオン注入により形成する。次に、層１３およ
び領域７を画成するのに用いた場合よりも狭い窓
を有するイオン注入マスクを表面３上に設け、前
述したようにイオン注入を行ない、層２を形成す
る。同じこのマスクをゲート電極６の、形成中そ
のままに維持して層２の縁部とこの電極の縁部４
０を位置合わせすることができる。
この場合ゲート電極付近における表面電界減少効
果が更に高まる。その理由は、層２が横方向でゲ
ート電極６の縁部４０で終端している為である。
この縁部４０はドレイン５に最も近い電極６の縁
部である。電極６のソース側では層２が電極６の
縁部を越えてソース領域４内に延在している。こ
の構成によれば降服を生じることなくドレインに
高電圧を印加することができる。第４図の
MESFETを製造するには前述した方法を以下の
ように変更する。n-層１３を形成した後領域７
をイオン注入により形成する。次に、層１３およ
び領域７を画成するのに用いた場合よりも狭い窓
を有するイオン注入マスクを表面３上に設け、前
述したようにイオン注入を行ない、層２を形成す
る。同じこのマスクをゲート電極６の、形成中そ
のままに維持して層２の縁部とこの電極の縁部４
０を位置合わせすることができる。
本発明による他のMESFETを第５図に示す。
本例では半導体本体部分５１を砒化ガリウムとす
る。このMESFETは、例えば半絶縁性の砒化ガ
リウム基板５０を有する半導体本体部分５１内に
設けられた砒化ガリウムの第1n++層５２を有す
る。層５２の厚さは約10-5cmよりも薄くして、適
度にドーピングされた砒化ガリウムのなだれ降服
に対する臨界電界に近い４×105Vcm-1を越える
電界に耐えるようにする必要がある。1018ドナー
原子cm-3のドーピング濃度および3.8×10-6cmの
厚さとすることのできる層５２はn-型のソース
領域５４およびドレイン領域５５を有する。厚さ
およびドーピング濃度を上述した値にすることに
より、層５２は降服を生じることなく約6.5×
105Vcm-1の電界に耐えうる。また厚さおよびド
ーピング濃度を上述した値にすることにより層５
２は熱平衡状態およびゲートバイアス零状態で殆
んど空乏化される（電荷キヤリアが無くなる）。
従つてこのMESFETはエンハンスメントモード
で作動する。
本例では半導体本体部分５１を砒化ガリウムとす
る。このMESFETは、例えば半絶縁性の砒化ガ
リウム基板５０を有する半導体本体部分５１内に
設けられた砒化ガリウムの第1n++層５２を有す
る。層５２の厚さは約10-5cmよりも薄くして、適
度にドーピングされた砒化ガリウムのなだれ降服
に対する臨界電界に近い４×105Vcm-1を越える
電界に耐えるようにする必要がある。1018ドナー
原子cm-3のドーピング濃度および3.8×10-6cmの
厚さとすることのできる層５２はn-型のソース
領域５４およびドレイン領域５５を有する。厚さ
およびドーピング濃度を上述した値にすることに
より、層５２は降服を生じることなく約6.5×
105Vcm-1の電界に耐えうる。また厚さおよびド
ーピング濃度を上述した値にすることにより層５
２は熱平衡状態およびゲートバイアス零状態で殆
んど空乏化される（電荷キヤリアが無くなる）。
従つてこのMESFETはエンハンスメントモード
で作動する。
シヨツトキバリアは半導体本体部分５２と、例
えばアルミニウムから造ることのできる金属主体
の電極５６との間で表面５３に形成される。ゲー
ト電極５６と層５２との間には表面５３に隣接す
るp++領域５７を存在させ、この領域を電極５６
の領域を越えてソース領域５４およびドレイン領
域５５内に延在（延長）させる。前述した例のよ
うに領域５７の延長部は電極５６のドレイン側に
のみ存在させることができる。領域５７は例えば
５×10-7cmの厚さおよび７×1018アクセプタcm-3
のドーピング濃度とすることができる。このドー
ピング濃度および厚さにすることにより、領域７
はゲートバイアス零状態で殆んど空乏化される
（電荷キヤリアが無くなる）。
えばアルミニウムから造ることのできる金属主体
の電極５６との間で表面５３に形成される。ゲー
ト電極５６と層５２との間には表面５３に隣接す
るp++領域５７を存在させ、この領域を電極５６
の領域を越えてソース領域５４およびドレイン領
域５５内に延在（延長）させる。前述した例のよ
うに領域５７の延長部は電極５６のドレイン側に
のみ存在させることができる。領域５７は例えば
５×10-7cmの厚さおよび７×1018アクセプタcm-3
のドーピング濃度とすることができる。このドー
ピング濃度および厚さにすることにより、領域７
はゲートバイアス零状態で殆んど空乏化される
（電荷キヤリアが無くなる）。
n++層５２には第2n-型層６３を隣接させる。
代表的にはこの層６３のドーピング濃度を５×
1014ドナーcm-3とし、その厚さは例えば10-5cmと
する。本例の場合も層６３は前述したように
MESFET内の電子の移動度を増大させ、これに
より装置が作動しうる速度を高めることができ
る。
代表的にはこの層６３のドーピング濃度を５×
1014ドナーcm-3とし、その厚さは例えば10-5cmと
する。本例の場合も層６３は前述したように
MESFET内の電子の移動度を増大させ、これに
より装置が作動しうる速度を高めることができ
る。
すべてが砒化ガリウムである層５２および６３
はモレキユラビームエピタキシ（MBE）の既知
の技術を用いて半絶縁性の砒化ガリウム基板上に
成長させることができる。ソース領域５４および
ドレイン領域５５はイオン注入により形成でき、
分離領域６４はプロトンボンバードメントを用い
て形成しうる。これらの技術の詳細は当業者にと
つて周知である。第５図の装置はゲート電極５６
とソース電極５８およびドレイン電極５９とを設
けることにより完成される。ソースおよびドレイ
ン電極はニツケル−金−ゲルマニウムの合金から
造ることもできる。これらの電極を設けるには通
常のいかなる技術をも用いることができる。
はモレキユラビームエピタキシ（MBE）の既知
の技術を用いて半絶縁性の砒化ガリウム基板上に
成長させることができる。ソース領域５４および
ドレイン領域５５はイオン注入により形成でき、
分離領域６４はプロトンボンバードメントを用い
て形成しうる。これらの技術の詳細は当業者にと
つて周知である。第５図の装置はゲート電極５６
とソース電極５８およびドレイン電極５９とを設
けることにより完成される。ソースおよびドレイ
ン電極はニツケル−金−ゲルマニウムの合金から
造ることもできる。これらの電極を設けるには通
常のいかなる技術をも用いることができる。
本発明は上述した例のみに限定されず、種々の
変更を加えうること勿論である。例えば前述した
例における表面電界減少手段の他の例として、酸
化物層のような表面安定化層を少くともゲート電
極の付近で半導体本体部分の表面上に設けること
ができる。更に第１半導体層の材料を第２半導体
層の材料と異ならせることができ、基板も他の材
料とすることができる。また珪素および砒化ガリ
ウム以外の半導体材料を用いうること明らかであ
る。また、MESFETの種々の部分をすべて前述
した例とは逆の導電型とすることができる。
変更を加えうること勿論である。例えば前述した
例における表面電界減少手段の他の例として、酸
化物層のような表面安定化層を少くともゲート電
極の付近で半導体本体部分の表面上に設けること
ができる。更に第１半導体層の材料を第２半導体
層の材料と異ならせることができ、基板も他の材
料とすることができる。また珪素および砒化ガリ
ウム以外の半導体材料を用いうること明らかであ
る。また、MESFETの種々の部分をすべて前述
した例とは逆の導電型とすることができる。
第１図は本発明によるシヨツトキバリア電界効
果トランジスタの一例を示す断面図、第２および
第３図は第１図のトランジスタの製造中の異なる
工程を示す断面図、第４図は第１図のトランジス
タの変形例を示す断面図、第５図は本発明による
シヨツトキバリア電界効果トランジスタの他の例
を示す断面図である。 １，５１……半導体本体部分、２，５２……第
1n++層、３……１の表面、４，５４……ソース
領域、５，５５……ドレイン領域、６，５６……
ゲート電極、７，５７……p++領域、８，５８…
…ソース電極、９，５９……ドレイン電極、１
０，１１……絶縁層、１２……窓、１３，６３…
…第2n-型半導体層、５０……基板、５３……５
１の表面、６４……分離領域。
果トランジスタの一例を示す断面図、第２および
第３図は第１図のトランジスタの製造中の異なる
工程を示す断面図、第４図は第１図のトランジス
タの変形例を示す断面図、第５図は本発明による
シヨツトキバリア電界効果トランジスタの他の例
を示す断面図である。 １，５１……半導体本体部分、２，５２……第
1n++層、３……１の表面、４，５４……ソース
領域、５，５５……ドレイン領域、６，５６……
ゲート電極、７，５７……p++領域、８，５８…
…ソース電極、９，５９……ドレイン電極、１
０，１１……絶縁層、１２……窓、１３，６３…
…第2n-型半導体層、５０……基板、５３……５
１の表面、６４……分離領域。
Claims (1)
- 【特許請求の範囲】 １ 半導体本体部分とその上に設けた金属ゲート
電極との間にシヨツトキバリアが形成されるシヨ
ツトキバリア電界効果トランジスタであつて、前
記の半導体本体部分が、前記のゲート電極の下方
に延在して前記のトランジスタのチヤネルの少な
くとも一部分を形成する第１導電型の第１半導体
層と、当該第１半導体層および前記のゲート電極
間に位置し前記の第１導電型とは反対の第２導電
型の表面隣接領域とを有し、この表面隣接領域は
前記のシヨツトキバリアの実効高さを高めるもの
であり、しかもこの表面隣接領域は零ゲートバイ
アス状態で電荷キヤリアの空乏化が殆ど完全に達
成される程度に浅くなつているシヨツトキバリア
電界効果トランジスタにおいて、前記の第１半導
体層のドーピング濃度を比較的高くし、この第１
半導体層を、この第１半導体層の半導体材料のな
だれ降服に対する臨界電界を越える電解に降服を
生じることなく耐えうる程度に薄肉とし、前記の
半導体本体部分が前記の第１半導体層に隣接する
第１導電型の第２半導体層を有し、この第２半導
体層に前記の第１半導体層よりも少くドーピング
し、この第２半導体層も前記のトランジスタのチ
ヤネルの少くとも一部を形成するようになつてい
ることを特徴とするシヨツトキバリア電界効果ト
ランジスタ。 ２ 特許請求の範囲第１項に記載のシヨツトキバ
リア電界効果トランジスタにおいて、前記の第２
半導体層の厚さが前記の第２半導体層中の多数電
荷キヤリアに対する平均自由行程を越えるように
したことを特徴とするシヨツトキバリア電界効果
トランジスタ。 ３ 特許請求の範囲第１項または第２項に記載の
シヨツトキバリア電界効果トランジスタにおい
て、前記の第２半導体層の半導体材料を第１半導
体層の半導体材料と同じにしたことを特徴とする
シヨツトキバリア電界効果トランジスタ。 ４ 特許請求の範囲第３項に記載のシヨツトキバ
リア電界効果トランジスタにおいて、前記第２半
導体層を前記の第１および第２半導体層の半導体
材料と同じ半導体材料の基板上に設けたことを特
徴とするシヨツトキバリア電界効果トランジス
タ。 ５ 特許請求の範囲第１項〜第４項のいずれか一
項に記載のシヨツトキバリア電界効果トランジス
タにおいて、前記の第１導電型をｎ導電型とした
ことを特徴とするシヨツトキバリア電界効果トラ
ンジスタ。 ６ 特許請求の範囲第１項〜第５項のいずれか一
項に記載のシヨツトキバリア電界効果トランジス
タにおいて、前記の第１半導体層の半導体材料を
珪素としたことを特徴とするシヨツトキバリア電
界効果トランジスタ。 ７ 特許請求の範囲第６項に記載のシヨツトキバ
リア電界効果トランジスタにおいて、前記の第１
半導体層のうち前記のゲート電極の下方に延在す
る部分が2.5×10-6cmよりも薄い厚さおよび２×
1018原子cm-3よりも多いドーピング濃度を有する
ようにしたことを特徴とするシヨツトキバリア電
界効果トランジスタ。 ８ 特許請求の範囲第６項または第７項に記載の
シヨツトキバリア電界効果トランジスタにおい
て、前記の第２半導体層のドーピング濃度を1015
原子cm-3よりも少くしたことを特徴とするシヨツ
トキバリア電界効果トランジスタ。 ９ 特許請求の範囲第１項〜第５項のいずれか一
項に記載のシヨツトキバリア電界効果トランジス
タにおいて、前記の第１半導体材料を砒化ガリウ
ムとしたことを特徴とするシヨツトキバリア電界
効果トランジスタ。 １０ 特許請求の範囲第９項に記載のシヨツトキ
バリア電界効果トランジスタにおいて、前記の第
１半導体層のうち前記のゲート電極の下方に延在
する部分が５×10-6cmよりも薄い厚さおよび５×
1017原子cm-3よりも多いドーピング濃度を有する
ようにしたことを特徴とするシヨツトキバリア電
界効果トランジスタ。 １１ 特許請求の範囲第９項または第１０項に記
載のシヨツトキバリア電界効果トランジスタにお
いて、前記の第２半導体層のドーピング濃度を
1015原子cm-3よりも少くしたことを特徴とするシ
ヨツトキバリア電界効果トランジスタ。 １２ 特許請求の範囲第１項〜第１１項のいずれ
か一項に記載のシヨツトキバリア電界効果トラン
ジスタにおいて、前記の第１半導体層の厚さを
5nｍおよび50nｍ間にしたことを特徴とするシヨ
ツトキバリア電界効果トランジスタ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8040795A GB2090053B (en) | 1980-12-19 | 1980-12-19 | Mesfet |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57128980A JPS57128980A (en) | 1982-08-10 |
| JPH0137857B2 true JPH0137857B2 (ja) | 1989-08-09 |
Family
ID=10518113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56204550A Granted JPS57128980A (en) | 1980-12-19 | 1981-12-19 | Schottky barrier field effect transistor |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4486766A (ja) |
| JP (1) | JPS57128980A (ja) |
| CA (1) | CA1171553A (ja) |
| DE (1) | DE3149101A1 (ja) |
| FR (1) | FR2496990A1 (ja) |
| GB (1) | GB2090053B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02122027U (ja) * | 1989-03-17 | 1990-10-04 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4783688A (en) * | 1981-12-02 | 1988-11-08 | U.S. Philips Corporation | Schottky barrier field effect transistors |
| JPH0669101B2 (ja) * | 1983-08-25 | 1994-08-31 | 松下電子工業株式会社 | 半導体装置の製造方法 |
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| JPH01187837A (ja) * | 1988-01-22 | 1989-07-27 | Agency Of Ind Science & Technol | 半導体集積回路 |
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| US4193079A (en) * | 1978-01-30 | 1980-03-11 | Xerox Corporation | MESFET with non-uniform doping |
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-
1980
- 1980-12-19 GB GB8040795A patent/GB2090053B/en not_active Expired
-
1981
- 1981-12-02 US US06/326,467 patent/US4486766A/en not_active Expired - Fee Related
- 1981-12-11 DE DE19813149101 patent/DE3149101A1/de active Granted
- 1981-12-17 CA CA000392537A patent/CA1171553A/en not_active Expired
- 1981-12-18 FR FR8123711A patent/FR2496990A1/fr active Granted
- 1981-12-19 JP JP56204550A patent/JPS57128980A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| GB2090053A (en) | 1982-06-30 |
| FR2496990B1 (ja) | 1984-02-10 |
| JPS57128980A (en) | 1982-08-10 |
| US4486766A (en) | 1984-12-04 |
| FR2496990A1 (fr) | 1982-06-25 |
| GB2090053B (en) | 1984-09-19 |
| DE3149101C2 (ja) | 1992-12-17 |
| CA1171553A (en) | 1984-07-24 |
| DE3149101A1 (de) | 1982-07-29 |
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