JP3467288B2 - バイポーラ動作モードが最適化された垂直接合形電界効果トランジスタ及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バイポーラ動作が可能
な垂直接合形電界効果トランジスタを形成することがで
きる半導体構造に関するものである。

【０００２】

【従来の技術】従来の垂直接合形電界効果トランジスタ
（垂直ＪＦＥＴ）は、一般的に用いられる製造方法のた
めに、半導体サブストレート中にゲート領域が植え込ま
れる。サブストレートは、第１の導電形（Ｎ‐チャンネ
ルＪＦＥＴトランジスタの場合Ｎ）を有し、ゲート領域
はその逆の導電形（Ｎ‐チャンネルＪＦＥＴトランジス
タの場合Ｐ）を有する。サブストレート中には、少なく
とも一部にチャンネル領域が形成され、また下部にドレ
イン領域が形成される。例えばＮ‐チャンネルの垂直Ｊ
ＦＥＴトランジスタのゲートがソースに対して順方向バ
イアスされているときは、チャンネル領域に注入された
少数キャリア（正孔）がソース（エミッタとして作用す
る）とドレイン（コレクタとして作用する）との間の電
気的「ベース」を構成する。すると、トランジスタはバ
イポーラモードで動作する。このような動作モードは特
徴的に非常に高いトランスコンダクタンス（相互コンダ
クタンス）を有し、高速用として特に有用である。

【０００３】

【発明が解決しようとする課題】このバイポーラ動作モ
ードの最適化は、特にこのように形成されるベースの幅
によって左右される。しかしながら、現行のトランジス
タ構造においては、この幅をコントロールすることは不
可能である。本発明は、この問題のより効果的な解決策
を得るためになされたものである。本発明の目的は、垂
直ＪＦＥＴトランジスタのバイポーラ動作モードを最適
化すること、特に非常に高いスイッチング速度を有する
トランジスタを提供することにある。また、この本発明
の目的は、既存の技術的資源によって簡単に組み立てる
ことができる高スイッチング速度のトランジスタを提供
することでもある。本発明のもう一つの目的は、通常こ
のようなトランジスタ中に形成されるＰＮ接合により生
じるゲート／サブストレート間寄生キャパシタンスをで
きるだけ小さくする、あるいは抑制することにある。こ
の本発明の目的は、ドレイン／サブストレート間寄生キ
ャパシタンスを最小限に抑えることでもある。

【０００４】

【課題を解決するための手段】従って、本発明は、ゲー
ト領域間のチャンネル領域内に広がる半導体内層を含む
半導体構造よりなる垂直接合形電界効果トランジスタに
おいて、この内層がチャンネル領域及びゲート領域を形
成する材料より小さいエネルギーギャップ及びチャンネ
ル領域と同じ導電形を有する半導体材料で形成されてお
り；さらに、この内層とチャンネル領域の間に形成され
たヘテロ接合が、Ｎ形チャンネル（Ｐ形ゲート）の場合
においては価電子帯に、Ｐ形チャンネル（Ｎ形ゲート）
の場合は伝導帯においてバンド不連続点を呈示すること
を特徴とする垂直接合形電界効果トランジスタにある。
この内部の半導体層（半導体内層）の厚さは、２、３０
オングストロームのオーダーが好都合である。

【０００５】本発明の一実施例によれば、ゲート領域を
及びチャンネル領域を形成する材料はシリコンであり、
一方、半導体内層を形成する材料はケイ素／ゲルマニウ
ム合金である。しかしながら、半導体内層を形成する材
料として３族−５族材料を用いると共に、ゲート及びチ
ャンネル領域をこの３族−５族材料の３元合金で形成す
ることも可能である。本発明の一実施例によれば、上記
のような垂直接合形電界効果トランジスタの半導体構造
は、第１の導電形を有するチャンネル領域を形成するこ
とが可能な中間領域を、やはり第１の導電形を有すると
共に好ましくは中間領域に比してオーバードーピングさ
れたサブストレート中にドレイン領域を形成することが
可能な第１の領域の上部に設けた構造よりなる。この中
間領域は突出部を有し、その上にはやはり第１の導電形
を有すると共に好ましくは中間領域に比してオーバード
ーピングされたソース領域を形成することが可能な第２
の領域が設けられている。また、この半導体領域は、上
記と逆の導電形を有すると共に好ましくはオーバードー
プされたゲート領域を形成することが可能な第３の領域
を有し、このゲート領域は、中間領域の一部の両側に配
置されると共に、上記突出部の周囲に配置された絶縁分
離層またはスペーサによって第２の領域から分離されて
おり；内層は、ゲート領域間の中間領域内に広がってい
る。

【０００６】この半導体構造は、ゲート／サブストレー
ト間寄生キャパシタンスをできるだけ小さくする、ある
いは抑制するために、ゲート領域とサブストレートとの
間のチャンネル領域の外部に絶縁層を設けると効果的で
ある。この絶縁層は、電界効果トランジスタの基礎的半
導体材料から得られるＰＮ接合の空間電荷領域の幅に少
なくとも等しい厚さを有することが好ましい。この厚さ
は、約０．２乃至約１μｍの間、好ましくは０．５μｍ
のオーダーとする。シリコンベースでトランジスタを製
造するときは、チャンネル、ソース及びドレイン領域は
単結晶シリコンを含み、一方絶縁層は二酸化ケイ素で、
ゲート領域は多結晶シリコンを含むと好都合である。ド
レイン／サブストレート間寄生キャパシタンスをできる
だけ小さくするには、絶縁層上にサブストレートを設け
ると特に効果的である。このようなトランジスタは、バ
イポーラ動作モードで用いることもできる。その場合
は、ドレイン領域がコレクタ領域をなし、ソース領域が
エミッタ領域をなし、またゲート領域がベース領域をな
す。

【０００７】また、本発明は、接合形電界効果トランジ
スタまたはバイポーラトランジスタを形成することが可
能な半導体構造を形成する方法にある。ＢｉＣＭＯＳ形
の製造技術に適合する一実施態様によれば、本発明の方
法は： ａ）第１の導電形（例えばＮ形）を有する第１の領域を
含む半導体サブストレート上に、第１の導電形を有しか
つ第１の領域の材料より小さいエネルギーギャップを有
すると共に、第１の導電形がＮの場合は価電子帯に、第
１の導電形がＰの場合は伝導帯にバンド不連続点を含む
ヘテロ接合を形成することができる半導体材料から成る
表層を被着するステップと； ｂ）この表層の一部を除去して、サブストレートの対応
部分を露出させ、これによって内層として知られる層の
境界を定めるステップと； ｃ）このようにして得られた構造上に、上記第１の領域
を形成する材料と同じ半導体材料のもう一つの層を含む
積層構造（スタック）を被着させ、次いでやはり第１の
導電形を有する他の半導体材料から成る上層を被着させ
るステップと； ｄ）上記内層の両側に位置するエリアにおいて、ソース
領域を形成することが可能な第２の領域を形成する上層
の一部を上部に含む突出部を形成するように、上記積層
構造の一部を上記の内層の上部近傍の範囲にわたって除
去するステップと； ｅ）サブストレート中の上記突出部の両側に、上記内層
に接触すると共に第１の導電形と逆の導電形、例えばＰ
形の導電形を有するゲート領域を形成することが可能な
第３の領域を植え込み、かつ上記突出部の側面と接触す
る絶縁スペーサを形成するステップと； ｆ）第１、第２及び第３の領域の少なくとも一部をメタ
ライズするステップと；からなる。

【０００８】ソースまたはエミッタ領域を形成しようと
する積層構造の上層を形成する半導体材料は、オーバー
ドーピングされた多結晶シリコンとすると効果的であ
る。本発明の方法の一実施例によれば、上記ステップ
ｅ）において、まず第２の導電形を第３の領域に与える
ための最初のドーパントの注入が行われ、次に突出部の
両側にスペーサが設けられた後、ゲート領域を確実に漸
進的にオーバードーピングするための２回目のドーパン
ト注入が行われる。もう一つの実施態様によれば、本発
明の方法は： ａ）第１の導電形を有する第１の領域を含む半導体サブ
ストレート上に、２つの絶縁材層によって形作られる第
１導電形と反対の導電形を有する半導体材料の層を含む
積層構造を形成するステップと； ｂ）この積層構造中に、第１の領域と同じ長さの範囲に
広がる主開口部を形成するステップと； ｃ）この主開口部中に、第１の導電形を有する半導体材
料の中間領域、第１の導電形及び第１の領域の材料より
小さいエネルギーギャップを有すると共に、第１の導電
形がＮの場合は価電子帯にバンド不連続点があり、第１
の導電形がＰの場合は伝導帯にバンド不連続点があるヘ
テロ接合を形成することが可能な半導体材料の内層、及
びこの中間領域の上部に位置するやはり第１の導電形を
有する第２の領域を形成するステップと； ｄ）チャンネル領域の外部にあってそこから距離を隔て
た上記積層構造の半導体層の上面の部分を露出させるス
テップと； ｅ）上記第１の領域及び第２の領域の少なくとも一部及
び上記積層構造の半導体層の露出させた部分の少なくと
も一部の上面にメタライゼーションを形成するステップ
と；からなる。

【０００９】本発明においては、様々なメタライゼーシ
ョンとのより良い電気接触を確保するように、第１及び
第２の領域並びに積層構造の半導体層をオーバードーピ
ングすることは特に効果的であり、シリコンベースで半
導体構造を形成する場合は特に望ましい。本発明の方法
の一実施態様によれば、中間領域、内装及び第２の領域
の形成ステップは、中間領域の下部を形成するためのエ
ピタキシーによる第１の半導体層の第１の被着ステッ
プ、これに続くエピタキシーによる内層の第２の被着ス
テップ、及びその後の中間領域及び第２の領域を形成す
るエピタキシーによる第３の被着ステップよりなる。エ
ピタキシーによるこれらの被着は、主開口部中で選択エ
ピタキシーによって行うことが望ましい。積層構造の半
導体層の上のフェースは、反応性イオンエッチング操作
のようなエッチング処理によって露出させることができ
る。ドレイン領域を形成することが可能な第１の領域に
対するアクセスを確保するためには、サブストレートに
接触している第１の絶縁層に被着される半導体層を主開
口部が形成される部分から距離を隔てた位置にある所定
の補助エリア内の部分だけ除去する；次に、この補助エ
リア内に積層構造の第２の絶縁層を被着して、サブスト
レートの第１の領域の範囲に広がる補助開口部を形成
し、この補助開口部中に第１の領域と同種のドーピング
を有するコンタクト領域を形成する。以下、本発明を添
付図面に示す実施例により詳細に説明する。

【００１０】

【実施例】以下、本発明を垂直Ｎ‐チャンネルＪＦＥＴ
トランジスタの構造及び製造方法の実施例により説明す
るが、本発明は以下に説明する全てのドーパントの種類
を反対の性質のものにすることによってＰ‐チャンネル
ＪＦＥＴトランジスタにも適用することができることは
もちろんである。図１において、符号１は、Ｐ導電形
（正孔により電気伝導が行われる）に従いドーピングさ
れたシリコンの中実サブストレートを示す。このサブス
トレート中には、反対の導電形すなわちＮ導電形（電子
による電気伝導）を有する 第１の領域２が植え込まれ
る。この第１の領域は、例えば１０²⁰ｃｍ^-3のオーダー
の電子濃度で、接合トランジスタのチャンネルを形成す
ることが可能なＮ形シリコンの領域７に比してＮ⁺⁺にオ
ーバードーピングされる。Ｎ形にドーピングされた領域
における電子濃度は１０¹⁷ｃｍ^-3のオーダーである。こ
の中間領域７（チャンネル領域と呼ばれる）の上部に
は、やはりＮ導電形を有し、チャンネル領域に比してオ
ーバードーピングされた第２の領域８が設けられ、その
上にはメタライゼーション９が設けられる。

【００１１】ＪＦＥＴトランジスタの領域７及び８は、
オーバードーピングされた多結晶シリコンにより形成さ
れる厚さ１０００〜２０００Ａ（オングストローム）で
チャンネル領域と反対の導電形（すなわちこの場合はＰ
形）を有する半導体層４を含む積層構造中に形成された
主開口部（本明細書では、主オリフィスと呼ぶこともあ
る）６内に位置する（少なくとも部分的に）。この半導
体層４の下側には、サブストレート１の上面とほぼ平行
で、サブストレート１と同じ範囲に広がる第１の絶縁層
３がチャンネル領域７の下部の外部に設けられている。
この第１の絶縁層は、例えば二酸化ケイ素で形成され、
０．５〜０．７μｍのオーダーの厚さを有する。 中間
領域７の内部においては、オーバードーピングされたＰ
⁺⁺半導体層４の間に、ケイ素／ゲルマニウム合金Ｓｉ
_1-xＧｅ_x（例えばｘ＝０．５）で形成された層２３が広
がっている。この層２３は、通常２、３０オングストロ
ームのオーダーの厚さを有する薄層である。この半導体
層は、チャンネル領域と呼ばれる中間領域７と同様にＮ
形にドーピングされる。

【００１２】一般に、これらの半導体材料の選択は、こ
の内層２３といわゆるチャンネル領域７との間に、Ｎ‐
チャンネル垂直ＪＦＥＴトランジスタの場合は価電子帯
にバンド不連続点を呈示するエネルギー帯図を有するヘ
テロ接合が得られるように行われたものである。垂直方
向において得られるエネルギー帯図が図２に示されてい
る。記号Ｆｆはフェルミ準位を示し、記号Ｅｇ１はケイ
素の伝導帯ＢＣの低準位Ｅｃとケイ素の価電子帯ＢＶの
高準位Ｅｖとの間のエネルギーギャップを示す。記号Ｅ
ｇ２は、使用するケイ素／ゲルマニウム合金のエネルギ
ーギャップを示す。これらの２つの材料は、ほぼ同じ伝
導帯を有するが、エネルギーギャップには差があり、こ
の差Ｅｇ２―Ｅｇ１は、Ｓｉ_1-xＧｅ_x（ｘ＝０．５）合
金の場合ほぼ０．３７ｅＶに等しい。その結果、ヘテロ
接合の領域においては、ほぼ０．３７ｅＶに等しい価電
子帯における不連続点が得られる。トランジスタがＰ‐
チャンネルＪＦＥＴの場合は、このエネルギー帯図が伝
導帯中にバンド不連続点を示す一対の半導体材料を選択
すると効果的である。

【００１３】垂直方向において得られるエネルギー帯図
に対応して、図３に示す水平方向沿いのエネルギー帯図
には、半導体領域４と内層２３との間のヘテロ接合が、
価電子帯において、通常Ｐ⁺⁺Ｎ形シリコン接合の間に存
在するポテンシャル障壁に比してｈだけ低いポテンシャ
ル障壁高さを持つということが示されている。これらの
エネルギー帯図の影響については、以下にＪＦＥＴトラ
ンジスタのバイポーラ動作との関連においてさらに詳細
に説明する。言うまでもなく、このようなヘテロ接合を
得るには、他の半導体材料の組合わせを用いることも可
能である。内層２３を形成する材料としては、３族−５
族材料、すなわちヒ化ガリウムの合金のようなメンデレ
ーエフの周期表の３族のある元素と５族のある元素を等
量ずつ含む材料を用いることができる。その場合、半導
体領域４及び中間のチャンネル領域７を形成する材料に
は、例えば、ＧａＡｌＡｓ合金のようなこの３族−５族
材料の３元合金を用いることができる。

【００１４】チャンネル領域７の一部及び第２の領域８
が設けられた上記構造の上部の突出部の周囲には、例え
ばやはり二酸化ケイ素で形成された絶縁スペーサ５が設
けられている。これらのスペーサは、やはりスペーサ５
と同じ範囲に広がるメタライゼーション１０がその上に
設けられる領域４と第２の領域８を分離するという特別
な機能を有する。主オリフィス６のあるエリアから一定
距離の所にあるトランジスタの補助エリアには、補助開
口部（本明細書では、補助オリフィスと呼ぶこともあ
る）１１が形成されている。この補助オリフィスは、オ
ーバードーピングされたＮ形シリコンによって満たされ
ており、このＮ形シリコンは下部が埋込み領域（第１の
領域）２に接触し、上部にメタライゼーション１３が設
けられた領域１２を形成する。図から明らかなように、
半導体層４の端部は、オリフィス１１内に設けられた逆
の導電形の領域１２から一定距離を隔てた位置にある。
この半導体構造が接合形電界効果トランジスタとして使
用される場合、半導体層４はゲートコンタクト（メタラ
イゼーション）１０を有するゲート領域をなし、オーバ
ードーピングされた領域８はソースコンタクト（メタラ
イゼーション）９を有するソース領域をなし、チャンネ
ル領域７の下方に位置する領域２の部分は、補助オリフ
ィス１１内に設けられた領域１２によってドレインコン
タクト（メタライゼーション）１３に接続されたトラン
ジスタのドレイン領域を形成する。

【００１５】オリフィス６の直径は、約１μｍより小さ
くなるようにしてあり、これによって、この実施例にお
いては、使用するドーピングとの関係において、トラン
ジスタを確実にブロッキングするように（トランジスタ
は常オフ）、ゲート／ソースバイアス電圧がゼロの時ゲ
ート／ソース接合の空間電荷領域の有意なオーバラップ
が得られることが可能となる。言うまでもなく、当業者
であれば、Ｖ_GSがゼロのときブロッキング状態が確保さ
れるように、オリフィスの直径を使用する材料及びその
ドーピングの関数として異なる値に調節することが可能
であるということは容易に理解できよう。さらに、ある
種の用途においては、常オンのトランジスタの製造を考
えることも可能である。その場合、オリフィス６の直径
をどのように調節するかは、当業者にとって明らかであ
ろう。このようなトランジスタは、バイポーラ動作で使
用することも可能である。その場合、電界効果トランジ
スタのドレイン、ソース及びゲート領域は、各々バイポ
ーラトランジスタのコレクタ、エミッタ及びベース領域
をなす。言うまでもなく、このＮ−チャンネルＪＦＥＴ
トランジスタをバイポーラ動作モードで使用するには、
ソース領域に対してゲート領域を順バイアスする、すな
わち約０．７ボルトより高いゲート／ソース電圧を与え
る必要がある。

【００１６】バイポーラ動作モードにおいては、図２及
び３に示すエネルギー帯図は、基本的に次のような２つ
の結果を招来する： − ゲート（ベース）領域からの少数キャリア（この場
合は正孔）の注入は、障壁高さが低くなったことによっ
て内層２３に集中される。この層への注入効率は、ボル
ツマン定数と温度との積に対するエネルギーギャップ不
連続点のエネルギー差ΔｅＶの比の指数関数である係数
が乗じられる。この係数は、温度３００°ＫでＳｉ_1-x
Ｇｅ_x（ｘ＝０．５）合金の場合、周囲のチャンネル領
域への注入に対して１０⁶のオーダーである。 − 層２３に注入された少数キャリア（正孔）は、価電
子帯（この例の場合）のバンド不連続点によって生じる
近接のシリコンによるポテンシャル障壁によってそこに
閉じ込められた状態に保たれる。

【００１７】このように、チャンネル領域におけるこの
ヘテロ構造によれば、バイポーラ動作モードにおけるト
ランジスタのベース幅を正確にコントロールすることが
可能となる。これは従来の垂直ＪＦＥＴトランジスタに
おいては不可能であった。さらに、この内層が中間のチ
ャンネル領域と同様にドーピングされることによって、
ドーピングが不均質な場合に発生してこの電気的ベース
を拡幅する傾向がある外部拡散の問題を回避することが
できる。このようにして、２、３０オングストロームの
オーダーの非常に薄いベースを有するバイポーラトラン
ジスタを得ることができ、これによってベース中の移動
速度を著しく大きくすることができると共に、優れた動
的性能特性を得ることが可能となる。この実施例のトラ
ンジスタは、一体状のＰ形サブストレート上に作り込ま
れるため、特に、同一のＰ形シリコンチップ上に作り込
まれた同種のいくつかのトランジスタを互いに分離する
ことが可能となる。言うまでもなく、必要ならば、この
トランジスタをオーバードーピングされた領域２が植え
込まれた一体状のＮ形シリコンサブストレートから作る
ことも可能であろう。

【００１８】さらに、この実施例においては、ドレイ
ン、ソース及びゲート領域は、金属とベース半導体とし
て用いられるシリコンとの間の電気的接触をより良くす
るためにオーバードーピングされている。しかしなが
ら、メタライゼーションとの間で直接十分な電気的接触
を確保することが可能な半導体材料を使用する場合は、
これらの領域のオーバードーピングを省くことも可能で
ある。このような半導体材料は、３族−５族型材料から
選択される。一般的には、チャンネルエリアの領域の外
部のゲートの下側に位置する第１の絶縁層３の幅は、従
来の垂直ＪＦＥＴトランジスタにおけるゲートエリアと
サブストレートとの間にあるＰＮ接合の空間電荷領域の
幅に等しく取ればよい。ゲート／サブストレート間寄生
キャパシタンスは、絶縁体の低誘電率によって事実上小
さくなっている。従って、絶縁層の最小厚さとしては、
０．２μｍのオーダーの厚さを一般的に用いる。この厚
さの最大値に関しては、ドレインまたはコレクタにアク
セスするための垂直抵抗が過大にならないよう、一般に
は１μｍより小さい値とする。

【００１９】次に、図１のトランジスタを製造する方法
について、図４乃至７を参照しつつさらに詳しく説明す
る。この方法の最初のステップは、オーバードーピング
されたＮ形領域２が植え込まれたサブストレート１（図
４）に、第１の絶縁体層１５、その上の上記領域２と反
対の導電形を有する半導体層１６、及びさらにその上の
第２の絶縁体層１７よりなる積層構造１４を成長させる
ステップである。実際には、まず絶縁体層１５（この実
施例では二酸化ケイ素）がサブストレート１上に従来の
方法によって被着される。次に、Ｐ導電形を与えるため
にオーバードーピングされた多結晶シリコンが被着さ
れ、その後やはり二酸化ケイ素から成る第２の絶縁体層
１７がこの多結晶シリコン上に被着される。トランジス
タの前面にドレインコンタクトを設けることが望ましい
場合には、第２の絶縁体層１７の被着を行う前に、補助
エリア２２で半導体層１６の一部を例えば反応性イオン
エッチングによって除去する。

【００２０】次に、この積層構造１４中に例えば反応性
イオンエッチングによって主オリフィス６を形成し（図
５）、またできれば補助オリフィス１１を多結晶シリコ
ン１６のない補助エリア２２に形成する。これらのオリ
フィスは、オーバードーピングされた領域２の範囲内に
広がっている。ここで、ドレインへのアクセスに対する
垂直抵抗が余り高くならないように採用した１μｍとい
う最大厚さは、サブミクロン級直径を有するオリフィス
６の従来技術による形成とも十分に相容れるということ
が注目される。次のステップは、オリフィス６中に、チ
ャンネル領域７、内層２３及び領域８を形成するステッ
プである。そのためには、オリフィス６中にＮ形シリコ
ンを半導体層１６のレベルに達するまで選択エピタキシ
ーによって成長させ、次にケイ素／ゲルマニウムを層２
３を形成するように成長させる。この層の上にＮ形シリ
コンを積層構造の上面に達するまで被着し、その後領域
８をオーバードーピングするために、例えばリンまたは
ヒ素のイオン注入を行う。補助オリフィス１１中でも選
択エピタキシーを行い、その後リンのイオン注入によっ
て領域１２を得る。

【００２１】次のステップ（図７に示す）は、積層構造
の半導体層４の上面をチャンネル領域７の周囲のこの領
域から一定距離の範囲にわたって露出させ、選択された
厚さのスペーサ５が設けられるようにすることである。
補助オリフィス１１の補助エリアに位置する積層構造の
残りの部分は、好ましくは半導体層４の上面を含む面と
面一にしておく。この実施例の方法の最終ステップは、
半導体シリコンエリア（ＴｉＳｉ₂）上にケイ化物層を
形成するために、金属層（例えばチタン）の被着を含む
サリサイド（自己整合ケイ化物）型の既知の技術によっ
てメタライゼーション９、１０及び１３を設けることで
ある。ここでは、トランジスタのオリフィス６及び１１
内に半導体領域を形成するために選択エピタキシーを用
いたが、これらのオリフィスが貫通した積層構造全体に
ついて単純エピタキシーを行った後、エッチングのステ
ップを行って余分な半導体被着物を除去するやり方も可
能であろう。

【００２２】同様に、エッチングによってスペーサを形
成する操作をオリフィス６中の選択エピタキシーのステ
ップの後に行うのが望ましいが、まずスペーサ５を形成
し、その後にオリフィス６内の選択エピタキシーを行う
ようにすることも可能であろう。本発明は、上記実施例
においてその長所が十分に発揮されるが、用途によって
は、一体状のサブストレートではなく、絶縁体上にサブ
ストレートを配置したものを使用する方が、ドレイン／
サブストレート間またはコレクタ／サブストレート間の
寄生キャパシタンスをできるだけ小さくするのにさらに
効果的であるということが実証されている。このような
絶縁体１８上にサブストレートを設けた構造が図８に概
略図示されている。この構造では、シリコンの下層領域
１９の上に二酸化ケイ素の絶縁層２０が設けられ、その
上に図１及び図４乃至７に示すサブストレート１の役割
を果たすＰまたはＮ形のもう１つのシリコン層２１が設
けられている。このようなサブストレートは、当業者に
はＳＯＩ（シリコン・オン・インシュレータ）という呼
び方で知られている。

【００２３】以下、図９を参照して、ＣＭＯＳ製造技術
（同一チップ上に相補形の絶縁ゲート電界効果トランジ
スタを作り込む）またはＢｉＣＭ０Ｓ（ＣＭＯＳにバイ
ポーラトランジスタを追加したもの）を適用することが
可能な実施例により本発明のトランジスタを説明する。
下部にオーバードーピングされたドレイン領域２５を有
するＮ形シリコンサブストレート２４中には、側面が絶
縁スペーサ３３で覆われた突出部が設けられている。こ
の突出部は、その最上部に、ソースまたはエミッタ（こ
の実施例においてはＮ⁺⁺でオーバードーピングされた多
結晶シリコン）を形成することが可能な領域２９を覆う
メタライゼーション３０を有する。この領域２９の下に
は、実際にはこの構造の高温拡散フェーズの間に得られ
るＮ⁺⁺でオーバードーピングされたＮ形シリコンの層２
８がある。このオーバードーピングされた層２８の下
で、シリコン／ゲルマニウム合金で形成された内層２６
の上には、Ｎ形シリコンの層２７が設けられている。

【００２４】この内層２６は、サブストレート２４内に
植え込まれたＰ形ゲート領域３１の間に広がっている。
これらの領域３１の上にはメタライゼーション３２が設
けられている。Ｎ⁺⁺でオーバードーピングされたシリコ
ンで形成され、メタライゼーション３６によって覆われ
たドレインコンタクト３５は、従来のロコス（ＬＯＣＯ
Ｓ）法（「シリコンの局所酸化法（Ｌｏｃａｌ ｏｘｉ
ｄｉｚａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）」）によっ
て植え込まれた絶縁領域（例えば二酸化ケイ素）３４に
よってゲート領域３１から分離されている。基本的に内
層２６の形成との関連においてこのような構造を形成す
る方法は、図１０乃至１２に示されている。下部領域が
オーバードーピングされたＮ形シリコンの半導体サブス
トレート２４上、あるいは場合によってはＮ形ウェルが
形成されたＰ形の半導体サブストレート上に、シリコン
／ゲルマニウムの表層を被着した後、エリア３７内にお
いてこの表層の一部を除去してサブストレートの対応部
分を露出させ、後で形成される内層２６の境界をこれに
よって定める。

【００２５】次に、このようにして得られた構造上に、
Ｎ⁺⁺形となるようオーバードーピングされたＮ形の多結
晶シリコンの層２９が上に形成されたＮ形シリコンの層
２７を含む積層構造を被着する。 次に、内層２６の両
側に位置するエリア内でエッチングすることにより、こ
のように形成された積層構造の一部を、ヘテロ接合トラ
ンジスタの突出部を形成するように、内層２６（図１
１）の上部近傍の範囲にわたって除去する。

【００２６】次に、この突出部の両側で、選択されたド
ーパントの最初の注入を行い、それらのドーパントを注
入されたエリアにＰ形の導電形を与える。その後、例え
ば二酸化ケイ素の被着によって突出部の側面と接触する
スペーサ３３を形成し、続いて異方性エッチングを行
う。その後、スペーサが形成された突出部の両側で２回
目のドーパントの注入を行い、図１２に符号３９及び４
０によって示すように、ゲート領域を漸進的に（Ｐ⁺、
Ｐ⁺⁺）にオーバードーピングする。当業者であれば、上
記のようなトランジスタ構造及びその製造方法は、ＣＭ
ＯＳ形トランジスタの製造に用いられるものと同じマス
キングを少なくとも一部使用することができるので、Ｃ
ＭＯＳ形トランジスタの製造技術にも適用可能であると
いうことは容易に理解できよう。

【図面の簡単な説明】

【図１】本発明によるＪＦＥＴトランジスタの概略断面
図である。

【図２】トランジスタ中に生じるヘテロ接合に関連する
直交する２方向において、垂直方向に沿って得られるエ
ネルギー帯図である。

【図３】トランジスタ中に生じるヘテロ接合に関連する
直交する２方向において、水平方向に沿って得られるエ
ネルギー帯図である。

【図４】本発明によるトランジスタの製造方法の様々な
ステップをそれぞれ示す概略断面図である。

【図５】本発明によるトランジスタの製造方法の様々な
ステップをそれぞれ示す概略断面図である。

【図６】本発明によるトランジスタの製造方法の様々な
ステップをそれぞれ示す概略断面図である。

【図７】本発明によるトランジスタの製造方法の様々な
ステップをそれぞれ示す概略断面図である。

【図８】本発明の製作の方法の他のタイプのＪＦＥＴト
ランジスタの製造に用いられるもう一つのサブストレー
トの例を示す概略断面図である。

【図９】本発明によるＪＦＥＴトランジスタの他の実施
例を示す概略断面図である。

【図１０】本発明によるトランジスタの製造方法の他の
実施例の様々なステップをそれぞれ示す概略断面図であ
る。

【図１１】本発明によるトランジスタの製造方法の他の
実施例の様々なステップをそれぞれ示す概略断面図であ
る。

【図１２】本発明によるトランジスタの製造方法の他の
実施例の様々なステップをそれぞれ示す概略断面図であ
る。

【符号の説明】

１ サブストレート ２ 第１の領域 ３，２０ 絶縁層 ４ 半導体領域 ５，３３ 絶縁スペーサ ６ 主オリフィス（主開口部） ７ 中間領域（チャンネル領域） ８ 第２の領域 ９，３０，３２，３６ メタライゼーション １０ ゲートコンタクト（メタライゼーション） １１ 補助オリフィス（補助開口部） １２ 補助オリフィス１１内に設けられた領域 １３ ドレインコンタクト（メタライゼーション） １４ 積層構造 １５ 第１の絶縁体層 １６ 半導体層 １７ 第２の絶縁体層 １８ 絶縁体 １９ 下層領域 ２１，２９ シリコン層 ２２ 補助エリア ２３，２６ 内層 ２４ Ｎ形シリコンサブストレート ２５ ドレイン領域 ２７ Ｎ形シリコンの層 ２８ オーバードーピングされた層 ３１ Ｐ形ゲート領域 ３４ 絶縁領域

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/80 H01L 29/808 H01L 21/331 H01L 21/337 H01L 29/73

Claims (21)

(57)【特許請求の範囲】
1. 【請求項１】 ゲート領域（４，３１）間のチャンネル
   領域（７）内に広がるチャンネル領域及びゲート領域を
   形成する材料より小さいエネルギーギャップ（Ｅｇ２）
   とチャンネル領域と同じ導電形を有する半導体材料で形
   成された半導体内層（２３、２６）を含む半導体構造を
   有し、かつ上記内層とチャンネル領域との間に形成され
   るヘテロ接合が、Ｎ形チャンネルの場合は価電子帯にバ
   ンド不連続点を呈示し、Ｐ形チャンネルの場合は、伝導
   帯にバンド不連続点を呈示することを特徴とする垂直接
   合形電界効果トランジスタ。
2. 【請求項２】 前記半導体内層（２３，２６）の厚さが
   ２、３０オングストロームのオーダーであることを特徴
   とする請求項１記載のトランジスタ。
3. 【請求項３】 前記ゲート領域及びチャンネル領域を形
   成する材料がシリコンであり、前記内層を形成する材料
   がシリコン／ゲルマニウム合金であることを特徴とする
   請求項１または２に記載のトランジスタ。
4. 【請求項４】 前記内層を形成する材料が３族−５族材
   料であり、前記ゲート領域及びチャンネル領域を形成す
   る材料がこの３族−５族材料の３元合金であることを特
   徴とする請求項１乃至３のいずれか１項に記載のトラン
   ジスタ。
5. 【請求項５】 前記半導体構造が： − 第１の導電形（Ｎ）を有するチャンネル領域を形成
   することが可能な中間領域（７）で、やはり第１の導電
   形（Ｎ⁺⁺）を有するサブストレート中にドレイン領域を
   形成することが可能な第１の領域（１）の上部に設けら
   れた中間領域と； − チャンネル領域（７）の一部及びやはり第１の導電
   形（Ｎ⁺⁺）を有するソース領域を形成することが可能な
   チャンネル領域の上に設けられた第２の領域（８）が組
   み込まれた突出部と； − チャンネル領域（７）の一部の両側に配置されると
   共に、前記突出部の周囲に配置された絶縁分離層（５）
   によって第２の領域（８）から分離された反対の導電形
   （Ｐ⁺⁺）を有するゲート領域を形成することが可能な第
   ３の領域（４）と； を有し、前記内層が、ゲート領域間の中間領域内に広が
   っていることを特徴とする請求項１乃至４のいずれか１
   項に記載のトランジスタ。
6. 【請求項６】 前記半導体構造が、ゲート領域とサブス
   トレートの間のチャンネル領域の外側に配置された絶縁
   層（３）を含むことを特徴とする請求項１乃至５のいず
   れか１項に記載のトランジスタ。
7. 【請求項７】 前記ゲート領域がサブストレートとほぼ
   平行で、前記絶縁層によってサブストレートから分離さ
   れた層よりなることを特徴とする請求項６記載のトラン
   ジスタ。
8. 【請求項８】 前記絶縁層（３）が、電界効果トランジ
   スタの基礎的半導体材料で形成されるＰ−Ｎ接合の空間
   電荷領域の幅に少なくとも等しい厚さを有することを特
   徴とする請求項６または７に記載のトランジスタ。
9. 【請求項９】 前記絶縁層（３）が、約０．２μｍ乃至
   ０．５μｍ、好ましくは約１μｍのオーダーの厚さを有
   することを特徴とする請求項６乃至８のいずれか１項に
   記載のトランジスタ。
10. 【請求項１０】 前記チャンネル、ソース及びドレイン
    領域が単結晶シリコンを含み、絶縁層が二酸化ケイ素を
    含み、かつゲート領域が多結晶シリコンを含むことを特
    徴とする請求項６乃至９のいずれか１項に記載のトラン
    ジスタ。
11. 【請求項１１】 前記ドレイン（２）、ソース（８）及
    びゲート（４）の各領域がオーバードーピングされてい
    ることを特徴とする請求項１乃至１０のいずれか１項に
    記載のトランジスタ。
12. 【請求項１２】 前記サブストレートが絶縁体（１８）
    上に配置されたサブストレートであることを特徴とする
    請求項１乃至１１のいずれか１項に記載のトランジス
    タ。
13. 【請求項１３】 前記ドレイン、ソース及びゲート領域
    が、各々対応するバイポーラトランジスタのコレクタ、
    エミッタ及びベース領域をなすことを特徴とするバイポ
    ーラ動作モード用の請求項１乃至１２のいずれか１項に
    記載のトランジスタ。
14. 【請求項１４】 電界効果またはバイポーラ接合形トラ
    ンジスタを形成することが可能な半導体構造を形成する
    方法において： ａ）第１の導電形を有する第１の領域（２）を含む半導
    体サブストレート（１、１８）上に、２つの絶縁材層
    （１５、１７）によって形作られる第１導電形と反対の
    導電形を有する半導体材料の層（１６）を含む積層構造
    （１４）を形成するステップと； ｂ）この積層構造中に、第１の領域（２）と同じ長さの
    範囲に広がる主開口部（６）を形成するステップと； ｃ）この主開口部（６）中に、第１の導電形を有する半
    導体材料の中間領域（７）、第１の導電形及び中間領域
    （７）の材料より小さいエネルギーギャップを有すると
    共に、第１の導電形がＮの場合は価電子帯にバンド不連
    続点があり、第１の導電形がＰの場合は伝導帯にバンド
    不連続点があるヘテロ接合を形成することが可能な半導
    体材料の内層（２３）、及びこの中間領域の上部に位置
    するやはり第１の導電形を有する第２の領域（８）を形
    成するステップと； ｄ）中間領域（７）の回りのそこから一定距離の範囲に
    わたって前記積層構造（１４）の半導体層（１６）の上
    面の部分を露出させるステップと； ｅ）前記第１の領域（２）及び第２の領域（８）の少な
    くとも一部及び前記積層構造（１４）の半導体層の露出
    させた部分の少なくとも一部の上面にメタライゼーショ
    ン（９、１０、１３）を形成するステップと； を有する方法。
15. 【請求項１５】 前記ステップｃ）が、中間領域の下部
    を形成するためのエピタキシーによる第１の被着、その
    後の内層を形成するためのエピタキシーによる第２の被
    着、及び中間領域及び第２の領域（８）の上部を形成す
    るためのエピタキシーによる第３の被着を含むことを特
    徴とする請求項１４記載の方法。
16. 【請求項１６】 エピタキシーによる前記被着が主開口
    部内における選択エピタキシーによる被着であることを
    特徴とする請求項１５に記載の方法。
17. 【請求項１７】 前記主開口部（６）を形成するステッ
    プ及び前記ステップｄ）がエッチング操作を含むことを
    特徴とする請求項１４乃至１６のいずれか１項に記載の
    方法。
18. 【請求項１８】 前記ステップａ）において、前記半導
    体層（１６）が第１の絶縁層（１５）に被着され、次に
    この半導体層（１６）の部分が、前記主開口部（６）を
    形成しようとするエリアから一定距離の所にある補助の
    エリア内から除去され、その後第２の絶縁層（１７）が
    被着されること、 前記積層構造中において、前記第１の領域（２）の範囲
    に広がる前記補助のエリアに補助開口部（１１）が形成
    されること、 この補助の開口部（１１）に、前記第１の領域（２）と
    同じ導電形を有する好ましくはオーバードーピングされ
    た領域（１２）が形成され、かつ補助の開口部（１１）
    内にある半導体領域（１２）の上面でメタライゼーショ
    ンが行われる（１３）こと、を特徴とする請求項１４乃
    至１７のいずれか１項に記載の方法。
19. 【請求項１９】 電界効果またはバイポーラ接合形トラ
    ンジスタを形成することが可能な半導体構造を形成する
    方法において： ａ／第１の導電形（例えばＮ）を有する第１の領域（２
    ５）を含む半導体サブストレート（２４）上に、第１の
    導電形を有しかつ第１の領域（２５）の材料より小さい
    エネルギーギャップを有すると共に、第１の導電形がＮ
    の場合は価電子帯に、第１の導電形がＰの場合は伝導帯
    にバンド不連続点を含むヘテロ接合を形成することがで
    きる半導体材料から成る表層を被着するステップと； ｂ／この表層の一部を除去して、サブストレートの対応
    部分を露出させ、これによって内層（２６）として知ら
    れる層の境界を定めるステップと； ｃ／このようにして得られた構造上に、前記第１の領域
    （２５）を形成する材料と同じ半導体材料のもう一つの
    層（２７）を含む積層構造（スタック）を被着させ、次
    いでやはり第１の導電形を有する他の半導体材料から成
    る上層（２９）を被着させるステップと； ｄ／前記内層（２６）の両側に位置するエリア（３７）
    において、第２の領域（２９）を形成する上層の一部を
    上部に含む突出部を形成するように、前記積層構造の一
    部を前記内層（２６）の上部近傍の範囲にわたって除去
    するステップと； ｅ／サブストレート中の前記突出部の両側に、前記内層
    （２６）に接触すると共に第１の導電形と逆の導電形
    （Ｐ形）を有する第３の領域（３１）を植え込み、かつ
    前記突出部の側面と接触する絶縁スペーサを形成するス
    テップと； ｆ／第１及び第２の領域の少なくとも一部及び前記積層
    構造の露出させた半導体層の少なくとも一部の上にメタ
    ライゼーション（３０、３２、３６）を形成するステッ
    プと； を有することを特徴とする方法。
20. 【請求項２０】 前記第２の領域を形成する材料がオー
    バードーピングされた多結晶シリコンであることを特徴
    とする請求項１９記載の方法。
21. 【請求項２１】 前記ステップｅ／において、選択され
    たドーパントを用いて第１の注入を行った後スペーサを
    形成し、次に第３の領域の漸進的オーバードーピングが
    達成されるように選択されたドーパントを用いて第２の
    注入を行うことを特徴とする請求項１９または２０に記
    載の方法。