JPH0349242A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JPH0349242A JPH0349242A JP18433289A JP18433289A JPH0349242A JP H0349242 A JPH0349242 A JP H0349242A JP 18433289 A JP18433289 A JP 18433289A JP 18433289 A JP18433289 A JP 18433289A JP H0349242 A JPH0349242 A JP H0349242A
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子工業分野における各種の電子回路に用い
られている電界効果トランジスタに関し、特に、2次元
電子ガス層を能動層とする高移動度トランジスタ(HE
MT)に関する。
られている電界効果トランジスタに関し、特に、2次元
電子ガス層を能動層とする高移動度トランジスタ(HE
MT)に関する。
電界効果トランジスタにおいて、ソース・ルイン電極間
の寄生抵抗を低減し、かつ電界効果トランジスタとして
動作するのに十分な特性を得るためには、−船釣に、ソ
ース・ドレイン電極間のゲート電極上以外の部分の抵抗
を低くするとともに、ゲート耐圧を高くするためにゲー
ト電極下のショットキー抵抗を十分高くする必要がある
ことが知られている。
の寄生抵抗を低減し、かつ電界効果トランジスタとして
動作するのに十分な特性を得るためには、−船釣に、ソ
ース・ドレイン電極間のゲート電極上以外の部分の抵抗
を低くするとともに、ゲート耐圧を高くするためにゲー
ト電極下のショットキー抵抗を十分高くする必要がある
ことが知られている。
従来、2次元電子ガス層を能動層とする電界効果トラン
ジスタでは、ソース電極と、ゲート電極下の能動層との
間の寄生抵抗を低減するため、耐熱性のゲート電極を形
成し、これをイオン注入のマスクとして用い、ゲート電
極上以外の部分にn形の不純物となるイオンを高濃度に
注入するセルファラインゲート構造が採用されている。
ジスタでは、ソース電極と、ゲート電極下の能動層との
間の寄生抵抗を低減するため、耐熱性のゲート電極を形
成し、これをイオン注入のマスクとして用い、ゲート電
極上以外の部分にn形の不純物となるイオンを高濃度に
注入するセルファラインゲート構造が採用されている。
しかし、この方法では注入したイオンを活性化するため
にイオン注入後に約800 ’C以上の高温アニールが
必要であり、特にキャリア供給層が超格子構造などの場
合には、高1品での拡散工程により微細なヘテロ結晶構
造が破壊されてしまうという問題がある。
にイオン注入後に約800 ’C以上の高温アニールが
必要であり、特にキャリア供給層が超格子構造などの場
合には、高1品での拡散工程により微細なヘテロ結晶構
造が破壊されてしまうという問題がある。
本発明は上記問題に↓益みなされたもので、ヘテロ結晶
構造が破壊されることのない構造の電界効果トランジス
タおよびその製造方法を提供することを目的とする。
構造が破壊されることのない構造の電界効果トランジス
タおよびその製造方法を提供することを目的とする。
従来の方法は、セルファライン法によりゲート電極上以
外の部分を低抵抗化す乙ものであったが、本発明では最
初に抵抗の低い半導体層を形成し、ゲート電極下の部分
をイオン注入にまり■抵抗化するという低温プロセスの
技i・17的手段を1工用した。
外の部分を低抵抗化す乙ものであったが、本発明では最
初に抵抗の低い半導体層を形成し、ゲート電極下の部分
をイオン注入にまり■抵抗化するという低温プロセスの
技i・17的手段を1工用した。
なお、本発明では、従来の高エネルギーイオン注入を用
いたセルファライン構造とは逆に、低エネルギーイオン
注入を用いた逆セルファラインの新構造となっているの
が特徴である。
いたセルファライン構造とは逆に、低エネルギーイオン
注入を用いた逆セルファラインの新構造となっているの
が特徴である。
上記構成では、2次元電子ガス層を形成するにあたりこ
の2次元電子ガス層にキャリアを供給する層に十分抵抗
の低い半導体層を用いたため寄生抵抗を低減することが
でき、なおかつ、ゲート電極下の部分は局部的なイオン
注入によって高抵抗化したためゲート耐圧は高くなり、
従来型のセルファラインゲート構造の特徴を生かした電
界効果トランジスタとして動作させることができる。
の2次元電子ガス層にキャリアを供給する層に十分抵抗
の低い半導体層を用いたため寄生抵抗を低減することが
でき、なおかつ、ゲート電極下の部分は局部的なイオン
注入によって高抵抗化したためゲート耐圧は高くなり、
従来型のセルファラインゲート構造の特徴を生かした電
界効果トランジスタとして動作させることができる。
以下、本発明を図に示す実施例に基づいて詳細に説明す
る。
る。
第1図には、本発明一実施例を適用した電界効果トラン
ジスタの概略構成図を示す。この場合、バンドギャップ
の異なる2種類の半導体層2と3のへテロ接合部分には
、高移動度の2次元電子ガス層(以下2DEGJilと
いう)5が形成され、能動層となる。半導体層3は、不
純物をドープしていない半導体jff13a(スペーサ
層)とトープしたA′−導体層3b(キャリア供給層)
とからなる。また、第1図において、lは半絶縁性基板
、4はキヤ、プ層、6はイオン注入により高抵抗化した
つn域、7はソース電極、8はゲート電1瓜、9はドレ
イン電極である。なお、スペーサ層3aおよび51″。
ジスタの概略構成図を示す。この場合、バンドギャップ
の異なる2種類の半導体層2と3のへテロ接合部分には
、高移動度の2次元電子ガス層(以下2DEGJilと
いう)5が形成され、能動層となる。半導体層3は、不
純物をドープしていない半導体jff13a(スペーサ
層)とトープしたA′−導体層3b(キャリア供給層)
とからなる。また、第1図において、lは半絶縁性基板
、4はキヤ、プ層、6はイオン注入により高抵抗化した
つn域、7はソース電極、8はゲート電1瓜、9はドレ
イン電極である。なお、スペーサ層3aおよび51″。
十ンプ層4は必ずしも必要なものではない。
次に、上記の電界効果トランジスタの具体的な構造およ
びその製造方法についで説明する。
びその製造方法についで説明する。
第2図に、第1図に示すものの第1実施例としてキャリ
ア供給層3bがAIAS層とn型GaAs層の超格、子
構造である場合の断面構造を示す。半絶縁性G a A
s ’Is板1(4001Im)の1−に、ノンドー
プCaAs層によるバッファ層2 (500nm)、ノ
ンドープへ〇ΔS層3a−1(1,5nm)とノンドー
プGaAs層3a−2(2,5nm)からなるスペーサ
層3a、ノンドープAffiAs層3b−1(1,5n
m)、ノン1゛−プG a A s層3b2 (0,5
nm) 、n形GaAs層3b−3(1゜5nm)、ノ
ンドープGaAs層3b−4(0,5nm)の例えば1
0回から20回の繰り返しからなる超格子構造のキャリ
ア供給13b、n形GaAsキャンプ54 (10nm
)を順次分子線エビタキンヤル成長法(MBE法)によ
り形成した。
ア供給層3bがAIAS層とn型GaAs層の超格、子
構造である場合の断面構造を示す。半絶縁性G a A
s ’Is板1(4001Im)の1−に、ノンドー
プCaAs層によるバッファ層2 (500nm)、ノ
ンドープへ〇ΔS層3a−1(1,5nm)とノンドー
プGaAs層3a−2(2,5nm)からなるスペーサ
層3a、ノンドープAffiAs層3b−1(1,5n
m)、ノン1゛−プG a A s層3b2 (0,5
nm) 、n形GaAs層3b−3(1゜5nm)、ノ
ンドープGaAs層3b−4(0,5nm)の例えば1
0回から20回の繰り返しからなる超格子構造のキャリ
ア供給13b、n形GaAsキャンプ54 (10nm
)を順次分子線エビタキンヤル成長法(MBE法)によ
り形成した。
なお、キャリア供給層3bは上記超格子構造により多数
のへテロ界面を有し、またn型G a A s層3b−
3により低抵抗層として形成されている。
のへテロ界面を有し、またn型G a A s層3b−
3により低抵抗層として形成されている。
また、ソース電極7とドレイン電極9はオーミック電極
で、代表的な構成は、AuGe (7〜12%) /
N i / A uである。一方、ゲート電橿8はショ
ントキー電極で、代表的な構成はT i / A uで
ある。
で、代表的な構成は、AuGe (7〜12%) /
N i / A uである。一方、ゲート電橿8はショ
ントキー電極で、代表的な構成はT i / A uで
ある。
次に、上述のようにキャリア供給層3bがAQAs層と
n型GaAs層の超格子構造である場合を第1実施例と
して、第3図(a)〜(d)に示す製造方法に従って更
に詳しく説明する。
n型GaAs層の超格子構造である場合を第1実施例と
して、第3図(a)〜(d)に示す製造方法に従って更
に詳しく説明する。
第3図(a)参照
上記のように、GaAs基板1上に、パンファ層2.ス
ペーサ層3a、キャリア供給層3b、キャップ層4の各
層を順次分子線エピタキシャル成長法(MBE法)によ
り形成した。なお、このMf3’E法のかわりに、有機
金属気相成長法(MOCVD法)、液相成長法(LPE
法)を用いてもよい。
ペーサ層3a、キャリア供給層3b、キャップ層4の各
層を順次分子線エピタキシャル成長法(MBE法)によ
り形成した。なお、このMf3’E法のかわりに、有機
金属気相成長法(MOCVD法)、液相成長法(LPE
法)を用いてもよい。
第3図(b)参照
ソース電極7とドレイン電極9を、蒸着法により上述の
メタルを被着して、リフトオフ法等により配設し、その
後合金化して形成した。
メタルを被着して、リフトオフ法等により配設し、その
後合金化して形成した。
第3図(C)参照
ゲート電極8配設用のレジスト10を形成した後、これ
をマスクとしてゲート電極8の下で、なおかつ2DEC
層5よりゲート電極側の領域6をイオン注入により高抵
抗化した。なお、10はパンシヘーション用の絶縁層で
あってもよい。
をマスクとしてゲート電極8の下で、なおかつ2DEC
層5よりゲート電極側の領域6をイオン注入により高抵
抗化した。なお、10はパンシヘーション用の絶縁層で
あってもよい。
ここで、一般に、2DEC層を能動層とする電界効果ト
ランジスタでは、2DEC層が高移動度であることを利
用しているため、2DEG層に損傷を与えて移動度を低
下させないようにrることが重要であり、例えば110
0n以下の浅いイオン注入をすることが必要とされる。
ランジスタでは、2DEC層が高移動度であることを利
用しているため、2DEG層に損傷を与えて移動度を低
下させないようにrることが重要であり、例えば110
0n以下の浅いイオン注入をすることが必要とされる。
第4図に、LSSFl論に基づいたアルゴン(Ar)、
ネオン(N e ) 、窒素(N)、 ヘリウム(He
)のGaAs中への注入深さプロファイルを示す。第4
図Oこ示すように、質量数の大きいイオンはど注入は浅
くなる。また、公知のように注入エネルギーが低いほど
注入は浅くなる。そこで、第1実施例では注入イオンと
してアルゴン(A r )を用い、30keV以下の低
エネルギーで注入した。第5図(a)、 (b)にそれ
ぞれ、例えば10keVでAr−(tンを注入した場合
のシートキャリア濃度n5+ 移動度μ2.の測定値を
示す。n形の部分のドープ量は2 X 10111cm
−”で、第5図(a)、 (b)中の特性線ABは、超
格子層3bの繰り返し数が、それぞれ15回、20回の
場合である。なお、この時の2DEC層の深さは、それ
ぞれ74nm、94 n mである。第5図(alにお
いて、イオン注入量が増えるのに従ってシートキャリア
濃度n、が減少しており、これはイオン注入によって高
抵抗化していることを示している。一方、移動度μmは
、7F人■I X I O”cm−”で注入前(第5図
(b)において)iミ人量0の時)より高くなっている
。これは注入前に2″DEG層と並列に電気伝導に寄与
していた3b層中の低移動度のキャリアが高抵抗化した
ためである。このことから本発明で実施した低エネルギ
ーイオン注入は、2DEG層より表面側の部分を高抵抗
化するのに有効なことがわかる。
ネオン(N e ) 、窒素(N)、 ヘリウム(He
)のGaAs中への注入深さプロファイルを示す。第4
図Oこ示すように、質量数の大きいイオンはど注入は浅
くなる。また、公知のように注入エネルギーが低いほど
注入は浅くなる。そこで、第1実施例では注入イオンと
してアルゴン(A r )を用い、30keV以下の低
エネルギーで注入した。第5図(a)、 (b)にそれ
ぞれ、例えば10keVでAr−(tンを注入した場合
のシートキャリア濃度n5+ 移動度μ2.の測定値を
示す。n形の部分のドープ量は2 X 10111cm
−”で、第5図(a)、 (b)中の特性線ABは、超
格子層3bの繰り返し数が、それぞれ15回、20回の
場合である。なお、この時の2DEC層の深さは、それ
ぞれ74nm、94 n mである。第5図(alにお
いて、イオン注入量が増えるのに従ってシートキャリア
濃度n、が減少しており、これはイオン注入によって高
抵抗化していることを示している。一方、移動度μmは
、7F人■I X I O”cm−”で注入前(第5図
(b)において)iミ人量0の時)より高くなっている
。これは注入前に2″DEG層と並列に電気伝導に寄与
していた3b層中の低移動度のキャリアが高抵抗化した
ためである。このことから本発明で実施した低エネルギ
ーイオン注入は、2DEG層より表面側の部分を高抵抗
化するのに有効なことがわかる。
第3図(d)参照
ゲート電極8をリフトオフ法により配設した。
すなわち、上述のメタルを蒸着法により全面に被着した
後、レジストlOを除去することにより配設した。
後、レジストlOを除去することにより配設した。
次に、上記製造方法に従って作製したもの、すなわちゲ
ート電極下にイオン注入により高抵抗化された領域を有
する第1実施例による電界効果トランジスタを第6図(
a)、 (b)を用いて説明する。第6図(a)、 (
b)は、それぞれ300K(室温)と1OKにおけるこ
の作製した電界効果トランジスタ(ゲート長2μm、ゲ
ート幅80μm)のソース電極とドレイン電極間のドレ
イン電流−電圧特性である。なお、2DEG層の深さは
いずれのものも740mであり、イオン注入条件は注大
エネルキー10keVで、イオン注入量は第6図(a)
、 (b)それぞれ2.0X10”cm−” 1.5
X10目cm −2のものである。第6図(a)、 [
b)にみるように、あるゲート電圧Vgをかけた場合、
そのゲート電圧Vgに対応したドレイン電流−電圧曲線
が得られており、ゲート電圧Vgの減少につれてドレイ
ン電流を減少させることができる。すなわち、室温また
はIOKという極低温においても、良好なトランジスタ
特性を示している。また、IOKでは300にのものに
比べて、同じゲート電圧の変化量に対して、ドレイン電
流の変化量(相互コンダクタンスg、)が約3.5倍大
きくなっている。これは、2DEC;層の電子移動度の
低温での増大に対応している。そしてこの相互コンダク
タンスg、%が大きいことは、それだけ高速性に優れて
いることを示している。なお、この作製した電界効果ト
ランジスタの相互コンダクタンスgsは、1mmゲート
幅あたり300にで50m5.IOKで175m5であ
った。
ート電極下にイオン注入により高抵抗化された領域を有
する第1実施例による電界効果トランジスタを第6図(
a)、 (b)を用いて説明する。第6図(a)、 (
b)は、それぞれ300K(室温)と1OKにおけるこ
の作製した電界効果トランジスタ(ゲート長2μm、ゲ
ート幅80μm)のソース電極とドレイン電極間のドレ
イン電流−電圧特性である。なお、2DEG層の深さは
いずれのものも740mであり、イオン注入条件は注大
エネルキー10keVで、イオン注入量は第6図(a)
、 (b)それぞれ2.0X10”cm−” 1.5
X10目cm −2のものである。第6図(a)、 [
b)にみるように、あるゲート電圧Vgをかけた場合、
そのゲート電圧Vgに対応したドレイン電流−電圧曲線
が得られており、ゲート電圧Vgの減少につれてドレイ
ン電流を減少させることができる。すなわち、室温また
はIOKという極低温においても、良好なトランジスタ
特性を示している。また、IOKでは300にのものに
比べて、同じゲート電圧の変化量に対して、ドレイン電
流の変化量(相互コンダクタンスg、)が約3.5倍大
きくなっている。これは、2DEC;層の電子移動度の
低温での増大に対応している。そしてこの相互コンダク
タンスg、%が大きいことは、それだけ高速性に優れて
いることを示している。なお、この作製した電界効果ト
ランジスタの相互コンダクタンスgsは、1mmゲート
幅あたり300にで50m5.IOKで175m5であ
った。
なお、上記電界効果トランジスタは、ディブリコシコン
形のものであってもエンハンスメント形のものであって
もよい。
形のものであってもエンハンスメント形のものであって
もよい。
なお、上記第1実施例においては、八ツ71層/スペー
サ層/キャリア供給層の構成はGaAs/GaAs/
(Aj2As/n形GaAsの超格子)であるが、その
他に、l n P / I n G a A s /
n形1 nA1As、GaAs/1nGaAs/n形A
lGaAs、GaAs/Al!GaAs/n形Aj2G
aAs等の構成としてもよい。
サ層/キャリア供給層の構成はGaAs/GaAs/
(Aj2As/n形GaAsの超格子)であるが、その
他に、l n P / I n G a A s /
n形1 nA1As、GaAs/1nGaAs/n形A
lGaAs、GaAs/Al!GaAs/n形Aj2G
aAs等の構成としてもよい。
また、第1図には一実施例としてシゴン4・キーゲート
単一へテロ接合のものを示したが、これに限らず、例え
ば二重へテロ接合を有するものであってもよい。
単一へテロ接合のものを示したが、これに限らず、例え
ば二重へテロ接合を有するものであってもよい。
また、本発明をさらに効果的に発展させる方法としてM
BE装置さ集束イオンビーム(FIB)装置を結合した
MBE−FIBシステムを形成し、第7図に示すように
、集束イオンビーム壱用いて、マスクレスイオン注入に
よる高抵抗化とゲート雪掻形成を連続的に行うことが期
待できる。この方法を使えば、MBEと同一プロセス中
で0.1μm以下のゲート長のトランジスタの作製プロ
セスを実現できる。なお、第7図において、11は集束
レンズ、12はイオン源、13はイオンビームである。
BE装置さ集束イオンビーム(FIB)装置を結合した
MBE−FIBシステムを形成し、第7図に示すように
、集束イオンビーム壱用いて、マスクレスイオン注入に
よる高抵抗化とゲート雪掻形成を連続的に行うことが期
待できる。この方法を使えば、MBEと同一プロセス中
で0.1μm以下のゲート長のトランジスタの作製プロ
セスを実現できる。なお、第7図において、11は集束
レンズ、12はイオン源、13はイオンビームである。
以上述べたように、本発明においては、ゲート雪掻下の
高抵抗化はイオン注入することだけで実現され、従来の
ように高温プロセスを必要とせずに低温プロセスでセル
ファラインゲート構造の電界効果トランジスタを実現で
きるため、例えば超格子構造のような高温で構造が破壊
されやすいような微細構造デバイスに特に有効であると
いう優れた効果がある。
高抵抗化はイオン注入することだけで実現され、従来の
ように高温プロセスを必要とせずに低温プロセスでセル
ファラインゲート構造の電界効果トランジスタを実現で
きるため、例えば超格子構造のような高温で構造が破壊
されやすいような微細構造デバイスに特に有効であると
いう優れた効果がある。
順断面図、第4図はGaAsへのAr、 Ne、 N
。
。
Heイオンの注入深さの理論値を示す特性図、第5図(
a)、 (b)はそれぞれ、第1実施例で、Arイオン
を10keVで注入した場合の、注入量とシートキャリ
ア濃度、移動度の関係を示す特性図、第6図(a)、
(b)は第1実施例の電界効果トランジスタのソース電
極とドレイン電1函との間の、電圧と電流の関係を示す
特性図、第7図は集束イオンビムを用いた作製プロセス
を示す断面図である。
a)、 (b)はそれぞれ、第1実施例で、Arイオン
を10keVで注入した場合の、注入量とシートキャリ
ア濃度、移動度の関係を示す特性図、第6図(a)、
(b)は第1実施例の電界効果トランジスタのソース電
極とドレイン電1函との間の、電圧と電流の関係を示す
特性図、第7図は集束イオンビムを用いた作製プロセス
を示す断面図である。
■・・・半絶縁性基板、2・・・バッファ層、3a・・
・スペーサ層、3b・・・キャリア供給層、4・・・キ
ャンプ層、5・・・2次元電子ガス層、6・・・イオン
注入による高抵抗化領域、7・・・ソース電[垢、8・
・・ケート電極、9・・・ドレイン電極。
・スペーサ層、3b・・・キャリア供給層、4・・・キ
ャンプ層、5・・・2次元電子ガス層、6・・・イオン
注入による高抵抗化領域、7・・・ソース電[垢、8・
・・ケート電極、9・・・ドレイン電極。
Claims (3)
- (1)バンドギャップの異なる異種の半導体層の接合部
に高移動度の2次元電子ガス層を形成して能動層とし、
前記半導体層においてキャリア供給側である一方の半導
体層には前記2次元電子ガス層を移動するキャリアの量
を制御するゲート電極が設けられている電界効果トラン
ジスタにおいて、前記一方の半導体層は、低抵抗に構成
され、かつ、この低抵抗に構成された半導体層の前記ゲ
ート電極下にはイオン注入により高抵抗化された高抵抗
領域が形成されていることを特徴とする電界効果トラン
ジスタ。 - (2)前記一方の半導体層は超格子構造を構成している
ことを特徴とする請求項1記載の電界効果トランジスタ
。 - (3)第1半導体層上に、能動層として2次元電子ガス
層を形成するヘテロ構造を包含して低抵抗の第2半導体
層を形成する工程と、 この第2半導体層の前記第1半導体層と反対側の端面に
おける所定の領域をイオン注入により高抵抗化する工程
と、 前記所定の領域を高抵抗領域として、この高抵抗領域に
接触面を有するべく前記端面にゲート電極を配設する工
程と を有することを特徴とする電界効果トランジスタの製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1184332A JP2548801B2 (ja) | 1989-07-17 | 1989-07-17 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1184332A JP2548801B2 (ja) | 1989-07-17 | 1989-07-17 | 電界効果トランジスタおよびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0349242A true JPH0349242A (ja) | 1991-03-04 |
JP2548801B2 JP2548801B2 (ja) | 1996-10-30 |
Family
ID=16151461
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1184332A Expired - Lifetime JP2548801B2 (ja) | 1989-07-17 | 1989-07-17 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2548801B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5367182A (en) * | 1992-03-25 | 1994-11-22 | Nippondenso Co., Ltd. | Compound semiconductor device for reducing the influence of resistance anisotropy on operating characteristics thereof |
US5449928A (en) * | 1992-10-27 | 1995-09-12 | Nippondenso Co., Ltd. | Compound semiconductor substrate having a hetero-junction and a field-effect transistor using the same |
US6410946B1 (en) * | 1999-05-06 | 2002-06-25 | Sony Corporation | Semiconductor device with source and drain electrodes in ohmic contact with a semiconductor layer |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62213279A (ja) * | 1986-03-14 | 1987-09-19 | Fujitsu Ltd | 半導体装置 |
JPS6390865A (ja) * | 1986-10-03 | 1988-04-21 | Nec Corp | 電界効果トランジスタの製造方法 |
JPS63147373A (ja) * | 1986-12-10 | 1988-06-20 | Nec Corp | 絶縁ゲ−ト型電界効果トランジスタ |
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JPS63188972A (ja) * | 1987-01-30 | 1988-08-04 | Nec Corp | 電界効果トランジスタ |
JPS63240075A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-07-17 JP JP1184332A patent/JP2548801B2/ja not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
JP2548801B2 (ja) | 1996-10-30 |
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