JPH04260337A - 電界効果型トランジスタ及びその製造方法 - Google Patents
電界効果型トランジスタ及びその製造方法Info
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- JPH04260337A JPH04260337A JP3044244A JP4424491A JPH04260337A JP H04260337 A JPH04260337 A JP H04260337A JP 3044244 A JP3044244 A JP 3044244A JP 4424491 A JP4424491 A JP 4424491A JP H04260337 A JPH04260337 A JP H04260337A
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は電界効果型トランジス
タ及びその製造方法に関し、特にチャネル下側の半導体
層構造及びその形成方法に関するものである。
タ及びその製造方法に関し、特にチャネル下側の半導体
層構造及びその形成方法に関するものである。
【０００２】
【従来の技術】従来からＭＥＳＦＥＴには、チャネル層
を含む動作層の下側に該動作層とは逆の導電型の埋込層
を形成し、動作層から半絶縁性基板への電流リークを抑
えるようにしたものがある。
を含む動作層の下側に該動作層とは逆の導電型の埋込層
を形成し、動作層から半絶縁性基板への電流リークを抑
えるようにしたものがある。
【０００３】図８（ａ） はこのような埋込層を有する
セルフアラインゲートＭＥＳＦＥＴの一例を示している
。図において、１は半絶縁性ＧａＡｓ基板、２は該基板
１上に形成されたゲート電極、５ａ，５ｂは該ゲート電
極２の両側に形成されたｎ型高濃度層（以下ｎ＋ ソー
ス，ドレイン領域ともいう。）、３は上記ゲート電極２
の直下に形成されたｎ型チャネル層、１１は上記ｎ型高
濃度層５ａ，５ｂ及びｎ型チャネル層３の下側にこれら
の半導体層を覆うよう形成されたｐ型埋込層、６ａ，６
ｂは上記ｎ＋ ソース，ドレイン領域５ａ，５ｂ上に形
成されたソース，ドレイン電極である。
セルフアラインゲートＭＥＳＦＥＴの一例を示している
。図において、１は半絶縁性ＧａＡｓ基板、２は該基板
１上に形成されたゲート電極、５ａ，５ｂは該ゲート電
極２の両側に形成されたｎ型高濃度層（以下ｎ＋ ソー
ス，ドレイン領域ともいう。）、３は上記ゲート電極２
の直下に形成されたｎ型チャネル層、１１は上記ｎ型高
濃度層５ａ，５ｂ及びｎ型チャネル層３の下側にこれら
の半導体層を覆うよう形成されたｐ型埋込層、６ａ，６
ｂは上記ｎ＋ ソース，ドレイン領域５ａ，５ｂ上に形
成されたソース，ドレイン電極である。
【０００４】図８（ｂ） は上記ｐ型埋込層を有するＭ
ＥＳＦＥＴのチャネル部での深さ方向におけるエネルギ
ーバント構造を示し、このような構造のＭＥＳＦＥＴで
は、ｎ型チャネル層３とｐ型埋込層１１との間で生ずる
ｐｎ接合障壁により、ｎ型チャネル層内のキャリア（電
子）は該ｎ型チャネル層内に良好に閉じ込められ、チャ
ネル層下側の基板への電流リークが低減される。このた
め短チャネル効果，例えばスレッショルド電圧Ｖｔｈの
負側へのシフトが抑制されることとなり、均一性，再現
性が高く、良好な高周波数特性を有するＭＥＳＦＥＴを
得ることができる。
ＥＳＦＥＴのチャネル部での深さ方向におけるエネルギ
ーバント構造を示し、このような構造のＭＥＳＦＥＴで
は、ｎ型チャネル層３とｐ型埋込層１１との間で生ずる
ｐｎ接合障壁により、ｎ型チャネル層内のキャリア（電
子）は該ｎ型チャネル層内に良好に閉じ込められ、チャ
ネル層下側の基板への電流リークが低減される。このた
め短チャネル効果，例えばスレッショルド電圧Ｖｔｈの
負側へのシフトが抑制されることとなり、均一性，再現
性が高く、良好な高周波数特性を有するＭＥＳＦＥＴを
得ることができる。
【０００５】すなわちスレッショルド電圧Ｖｔｈは図１
０（ａ） に示すようにソースＳ，ドレインＤ間に形成
されるチャネル領域Ｃの厚みＷによって左右され、これ
が大きくなるとその値が小さくなる。このため電流リー
クが生ずると、上記チャネル領域の下側にも電流経路が
でき、この場合チャネル領域の実効的な厚さがＷ１ に
増大して上記スレッショルド電圧Ｖｔｈが下がることと
なる。これは、ゲート長Ｌｇ が短くなった場合に発生
する種々の悪い現象（短チャネル効果）の１つである、
スレッショルド電圧Ｖｔｈの負側へのシフト（図１０（
ｂ） ）と同じである。従ってチャネル層の下側に埋込
層を形成することにより上記リーク電流を低減して上記
短チャネル効果が抑制されることとなる。この結果ＦＥ
Ｔの高周波特性，つまり高周波でのスイッチング特性の
劣化を防止することができる。
０（ａ） に示すようにソースＳ，ドレインＤ間に形成
されるチャネル領域Ｃの厚みＷによって左右され、これ
が大きくなるとその値が小さくなる。このため電流リー
クが生ずると、上記チャネル領域の下側にも電流経路が
でき、この場合チャネル領域の実効的な厚さがＷ１ に
増大して上記スレッショルド電圧Ｖｔｈが下がることと
なる。これは、ゲート長Ｌｇ が短くなった場合に発生
する種々の悪い現象（短チャネル効果）の１つである、
スレッショルド電圧Ｖｔｈの負側へのシフト（図１０（
ｂ） ）と同じである。従ってチャネル層の下側に埋込
層を形成することにより上記リーク電流を低減して上記
短チャネル効果が抑制されることとなる。この結果ＦＥ
Ｔの高周波特性，つまり高周波でのスイッチング特性の
劣化を防止することができる。
【０００６】また上記チャネル領域Ｃの厚みＷは、バラ
ツキを抑えることが困難な値であり、ＦＥＴの均一性や
再現性の上での問題となっているが、上記埋込層を形成
することにより、チャネル領域Ｃの下側への広がりを制
限してその厚みＷを一定にすることができ、均一性，再
現性を向上することができる。
ツキを抑えることが困難な値であり、ＦＥＴの均一性や
再現性の上での問題となっているが、上記埋込層を形成
することにより、チャネル領域Ｃの下側への広がりを制
限してその厚みＷを一定にすることができ、均一性，再
現性を向上することができる。
【０００７】また図９（ａ） ，（ｂ） はそれぞれｐ
型埋込層を有するＭＥＳＦＥＴの他の例を示しており、
図９（ａ） において、１１ａはｎ＋ ソース，ドレイ
ン領域５ａ，５ｂ及びｎ型チャネル層３の下側に形成さ
れたｐ型埋込層で、ここでは上記ソース，ドレイン領域
５ａ，５ｂの側面部は該ｐ型埋込層１１ａによって被覆
されておらず、この点のみ上記図８（ａ） に示すもの
と異なっている。
型埋込層を有するＭＥＳＦＥＴの他の例を示しており、
図９（ａ） において、１１ａはｎ＋ ソース，ドレイ
ン領域５ａ，５ｂ及びｎ型チャネル層３の下側に形成さ
れたｐ型埋込層で、ここでは上記ソース，ドレイン領域
５ａ，５ｂの側面部は該ｐ型埋込層１１ａによって被覆
されておらず、この点のみ上記図８（ａ） に示すもの
と異なっている。
【０００８】この構造では、高濃度ｎ型領域５ａ，５ｂ
の側面では電流リークが若干生ずるが、該領域及びチャ
ネル層３の底面からのリークを防止することができる。
の側面では電流リークが若干生ずるが、該領域及びチャ
ネル層３の底面からのリークを防止することができる。
【０００９】また図９（ｂ） において、１１ｂはｎ型
チャネル層３の下側に形成されたｐ型埋込層であるが、
ここでは、ｐ型埋込層は高濃度ｎ型領域５ａ，５ｂの底
面部の一部としか接触しておらず、この点で上記図８（
ａ） に示すものとは異なっている。
チャネル層３の下側に形成されたｐ型埋込層であるが、
ここでは、ｐ型埋込層は高濃度ｎ型領域５ａ，５ｂの底
面部の一部としか接触しておらず、この点で上記図８（
ａ） に示すものとは異なっている。
【００１０】この場合、チャネル層３から基板側への電
流リークを防止することはできるが、チャネル層３両側
のソース，ドレイン領域５ａ，５ｂから基板側への電流
リークを効果的に抑制することはできない。
流リークを防止することはできるが、チャネル層３両側
のソース，ドレイン領域５ａ，５ｂから基板側への電流
リークを効果的に抑制することはできない。
【００１１】
【発明が解決しようとする課題】ところが、従来のＭＥ
ＳＦＥＴ構造では、ｎ型チャネル層下のｐ型埋込層は短
チャネル効果の抑制に効果があるが、このｐ型埋込層が
ｎ型キャリア濃度の高いｎ＋ 層５ａ，５ｂと、ｎ型チ
ャネル層の面積に比べ十分に広い面積で接触しているた
め、ｐ型埋込層，ｎ＋ 層間の容量によりゲート寄生容
量が増大し、ＦＥＴ動作速度が劣化するという問題があ
った。
ＳＦＥＴ構造では、ｎ型チャネル層下のｐ型埋込層は短
チャネル効果の抑制に効果があるが、このｐ型埋込層が
ｎ型キャリア濃度の高いｎ＋ 層５ａ，５ｂと、ｎ型チ
ャネル層の面積に比べ十分に広い面積で接触しているた
め、ｐ型埋込層，ｎ＋ 層間の容量によりゲート寄生容
量が増大し、ＦＥＴ動作速度が劣化するという問題があ
った。
【００１２】ところで、特開平１−２２５１６９号公報
，特開平２−１０５５３９号公報，特開昭６３−５２４
７９号公報，特開昭６１−１８７２７７号公報には、上
記ｐ型埋込層がチャネル層の直下のみに配置してあり、
構造上上記のようなゲート寄生容量の増大があまり生じ
ないと考えられる電界効果型トランジスタ（ＦＥＴ）が
開示されている。
，特開平２−１０５５３９号公報，特開昭６３−５２４
７９号公報，特開昭６１−１８７２７７号公報には、上
記ｐ型埋込層がチャネル層の直下のみに配置してあり、
構造上上記のようなゲート寄生容量の増大があまり生じ
ないと考えられる電界効果型トランジスタ（ＦＥＴ）が
開示されている。
【００１３】しかしながら、上記特開平１−２２５１６
９号公報記載のＦＥＴは、セルフアラインゲート型のＦ
ＥＴではなく、動作層の中央部にリセス溝を形成し、該
リセス溝内にゲート電極を形成し、その両側の領域をソ
ース，ドレイン領域としたものである。この公報記載の
構造では、チャネル部の厚みがリセス溝の深さにより決
まるため、スレッショルド電圧のバラツキが生じ、素子
特性の均一性や再現性は好ましいものではない。またセ
ルフアラインゲート型のＦＥＴではないので、チャネル
部に対して、ソース，ドレイン領域をさらに高濃度にし
て素子特性，つまり導電性を改善するには、ソース，ド
レイン領域にイオン注入するためのマスクが必要となり
、工程が複雑になるという問題もある。
９号公報記載のＦＥＴは、セルフアラインゲート型のＦ
ＥＴではなく、動作層の中央部にリセス溝を形成し、該
リセス溝内にゲート電極を形成し、その両側の領域をソ
ース，ドレイン領域としたものである。この公報記載の
構造では、チャネル部の厚みがリセス溝の深さにより決
まるため、スレッショルド電圧のバラツキが生じ、素子
特性の均一性や再現性は好ましいものではない。またセ
ルフアラインゲート型のＦＥＴではないので、チャネル
部に対して、ソース，ドレイン領域をさらに高濃度にし
て素子特性，つまり導電性を改善するには、ソース，ド
レイン領域にイオン注入するためのマスクが必要となり
、工程が複雑になるという問題もある。
【００１４】また特開平２−１０５５３９号公報記載の
ＦＥＴでは、チャネル層下面の大部分はｐ型埋込層によ
り被覆されているが、チャネル層下面の両端部は直接基
板と接触しており、この部分で基板側への電流リークが
発生することとなり、チャネル部での電流リークを完全
に抑制することができるものではない。
ＦＥＴでは、チャネル層下面の大部分はｐ型埋込層によ
り被覆されているが、チャネル層下面の両端部は直接基
板と接触しており、この部分で基板側への電流リークが
発生することとなり、チャネル部での電流リークを完全
に抑制することができるものではない。
【００１５】また特開昭６３−５２４７９号公報，特開
昭６１−１８７２７７号公報記載のＦＥＴでは、チャネ
ル層は、ソース，ドレイン領域に比べて浅く形成されて
おり、このためチャネル層直下に形成したｐ型埋込層の
側面上部と上記ソース，ドレイン領域の側面下部が接触
することとなり、やはり余分な寄生容量が生ずるという
問題があった。
昭６１−１８７２７７号公報記載のＦＥＴでは、チャネ
ル層は、ソース，ドレイン領域に比べて浅く形成されて
おり、このためチャネル層直下に形成したｐ型埋込層の
側面上部と上記ソース，ドレイン領域の側面下部が接触
することとなり、やはり余分な寄生容量が生ずるという
問題があった。
【００１６】本発明は上記のような問題点を解消するた
めになされたもので、チャネル層下側に形成されるｐ型
埋込層と、上記チャネル層両側に位置するｎ＋ 層との
間の接合容量をなくすとともに、チャネル層から基板へ
の電流リークを防止することができ、しかも素子特性の
良好なセルフアラインゲートの電界効果型トランジスタ
を得ることを目的とする。
めになされたもので、チャネル層下側に形成されるｐ型
埋込層と、上記チャネル層両側に位置するｎ＋ 層との
間の接合容量をなくすとともに、チャネル層から基板へ
の電流リークを防止することができ、しかも素子特性の
良好なセルフアラインゲートの電界効果型トランジスタ
を得ることを目的とする。
【００１７】また本発明は、チャネル層及びその両側の
ソース，ドレイン領域からの電流リークを、ゲート寄生
容量の増大を招くことなくあるいは極力抑えて確実に防
止できるセルフアラインゲートの電界効果型トランジス
タを得ることを目的とする。
ソース，ドレイン領域からの電流リークを、ゲート寄生
容量の増大を招くことなくあるいは極力抑えて確実に防
止できるセルフアラインゲートの電界効果型トランジス
タを得ることを目的とする。
【００１８】また本発明は、上記チャネル層からの電流
リーク及びゲート寄生容量が小さく、またソース，ドレ
イン領域が低抵抗な電界効果型トランジスタを歩留りよ
く製造することができる電界効果型トランジスタの製造
方法を得ることを目的とする。
リーク及びゲート寄生容量が小さく、またソース，ドレ
イン領域が低抵抗な電界効果型トランジスタを歩留りよ
く製造することができる電界効果型トランジスタの製造
方法を得ることを目的とする。
【００１９】
【課題を解決するための手段】この発明に係る電界効果
型トランジスタは、半絶縁性基板表面に第１導電型ソー
ス，ドレイン領域を、該両領域間にこれらの領域より濃
度が低い第１導電型チャネル領域を形成するとともに、
上記第１導電型チャネル層の直下の領域に、該チャネル
層両側のソース，ドレイン領域と接触しないよう第２導
電型埋込層を形成したものである。
型トランジスタは、半絶縁性基板表面に第１導電型ソー
ス，ドレイン領域を、該両領域間にこれらの領域より濃
度が低い第１導電型チャネル領域を形成するとともに、
上記第１導電型チャネル層の直下の領域に、該チャネル
層両側のソース，ドレイン領域と接触しないよう第２導
電型埋込層を形成したものである。
【００２０】この発明に係る電界効果型トランジスタは
、半絶縁性基板表面に第１導電型ソース，ドレイン領域
を、該両領域間に第１導電型チャネル領域を形成すると
ともに、上記第１導電型チャネル層の直下の領域に第２
導電型の高濃度埋込層を、上記ソース，ドレイン領域下
側の領域に第２導電型の低濃度埋込層を形成したもので
ある。
、半絶縁性基板表面に第１導電型ソース，ドレイン領域
を、該両領域間に第１導電型チャネル領域を形成すると
ともに、上記第１導電型チャネル層の直下の領域に第２
導電型の高濃度埋込層を、上記ソース，ドレイン領域下
側の領域に第２導電型の低濃度埋込層を形成したもので
ある。
【００２１】この発明に係る電界効果型トランジスタは
、半絶縁性基板上に第１の半導体層と、該第１の半導体
層とはその組成の異なる第２の半導体層とを順次形成し
、上記第２の半導体層内に第１導電型ソース，ドレイン
領域及び第１導電型チャネル層を設けるとともに、上記
第１の半導体層内の該チャネル層直下の部分に上記第２
導電型の高濃度埋込層を形成したものである。
、半絶縁性基板上に第１の半導体層と、該第１の半導体
層とはその組成の異なる第２の半導体層とを順次形成し
、上記第２の半導体層内に第１導電型ソース，ドレイン
領域及び第１導電型チャネル層を設けるとともに、上記
第１の半導体層内の該チャネル層直下の部分に上記第２
導電型の高濃度埋込層を形成したものである。
【００２２】この発明に係る電界効果型トランジスタは
、半絶縁性基板表面に第１導電型ソース，ドレイン領域
を、該両領域間に第１導電型チャネル領域を形成すると
ともに、上記第１導電型チャネル層の直下の領域に第２
導電型の高濃度埋込層を形成し、上記ソース，ドレイン
領域下側の領域をイオン注入により絶縁化したものであ
る。
、半絶縁性基板表面に第１導電型ソース，ドレイン領域
を、該両領域間に第１導電型チャネル領域を形成すると
ともに、上記第１導電型チャネル層の直下の領域に第２
導電型の高濃度埋込層を形成し、上記ソース，ドレイン
領域下側の領域をイオン注入により絶縁化したものであ
る。
【００２３】この発明に係る電界効果型トランジスタの
製造方法は、半絶縁性基板の表面領域に第１導電型活性
層及び絶縁膜を順次形成し、該絶縁膜の所定部分に開口
を形成し、該絶縁膜をマスクとして第２導電型の不純物
のイオン注入を行って上記活性層の所定部分に該活性層
より低濃度の第１導電型チャネル領域を形成するととも
に、該チャネル領域の下側に第２導電型不純物層を形成
し、その後上記絶縁膜上全面にゲート材料を形成し、表
面を平坦化した後、上記ゲート材料をエッチバックして
上記チャネル領域上にゲート電極を自己整合的に形成す
るものである。
製造方法は、半絶縁性基板の表面領域に第１導電型活性
層及び絶縁膜を順次形成し、該絶縁膜の所定部分に開口
を形成し、該絶縁膜をマスクとして第２導電型の不純物
のイオン注入を行って上記活性層の所定部分に該活性層
より低濃度の第１導電型チャネル領域を形成するととも
に、該チャネル領域の下側に第２導電型不純物層を形成
し、その後上記絶縁膜上全面にゲート材料を形成し、表
面を平坦化した後、上記ゲート材料をエッチバックして
上記チャネル領域上にゲート電極を自己整合的に形成す
るものである。
【００２４】
【作用】この発明においては、ソース，ドレイン領域の
不純物濃度を該領域間のチャネル領域の濃度より高くし
たから、ソース，ドレイン領域の抵抗を低減して動作速
度を向上できる。また上記チャネル層の直下の領域に、
該チャネル層両側のソース，ドレイン領域と接触しない
ようチャネルとは逆導電型の埋込層を形成したので、ゲ
ート寄生容量の増大を招くことなく、チャネル領域から
の電流リークを防止することができる。
不純物濃度を該領域間のチャネル領域の濃度より高くし
たから、ソース，ドレイン領域の抵抗を低減して動作速
度を向上できる。また上記チャネル層の直下の領域に、
該チャネル層両側のソース，ドレイン領域と接触しない
ようチャネルとは逆導電型の埋込層を形成したので、ゲ
ート寄生容量の増大を招くことなく、チャネル領域から
の電流リークを防止することができる。
【００２５】またこの発明においては、チャネル層直下
の領域に、チャネル層とは逆導電型の高濃度埋込層を形
成し、チャネル層両側のソース，ドレイン領域を覆うよ
うこれらの領域とは逆導電型の低濃度埋込層を形成した
から、チャネル層及びソース，ドレイン領域からの電流
リークを、ソース，ドレイン領域と埋込層との間の接合
容量を低く抑えつつ確実に防止できる。
の領域に、チャネル層とは逆導電型の高濃度埋込層を形
成し、チャネル層両側のソース，ドレイン領域を覆うよ
うこれらの領域とは逆導電型の低濃度埋込層を形成した
から、チャネル層及びソース，ドレイン領域からの電流
リークを、ソース，ドレイン領域と埋込層との間の接合
容量を低く抑えつつ確実に防止できる。
【００２６】この発明においては、ヘテロ接合を形成す
る上，下の半導体層のうち上側の半導体層内に、チャネ
ル層及びソース，ドレイン領域を形成し、下側の半導体
層内の、チャネル層直下の部分にチャネル層とは逆導電
型の埋込層を形成したので、チャネル層からの電流リー
クはヘテロ障壁とｐｎ接合障壁により確実に防止できる
とともに、ソース，ドレイン領域からの電流リークもヘ
テロ障壁により大きく低減することができる。
る上，下の半導体層のうち上側の半導体層内に、チャネ
ル層及びソース，ドレイン領域を形成し、下側の半導体
層内の、チャネル層直下の部分にチャネル層とは逆導電
型の埋込層を形成したので、チャネル層からの電流リー
クはヘテロ障壁とｐｎ接合障壁により確実に防止できる
とともに、ソース，ドレイン領域からの電流リークもヘ
テロ障壁により大きく低減することができる。
【００２７】この発明においては、チャネル層の下側に
、これとは逆導電型の埋込層を、チャネル層両側のソー
ス，ドレイン領域の下側の領域をイオン注入により絶縁
化したので、チャネル層及びソース，ドレイン領域から
の電流リークを、ソース，ドレイン領域と埋込層との間
での接合容量の発生を招くことなく確実に防止できる。
、これとは逆導電型の埋込層を、チャネル層両側のソー
ス，ドレイン領域の下側の領域をイオン注入により絶縁
化したので、チャネル層及びソース，ドレイン領域から
の電流リークを、ソース，ドレイン領域と埋込層との間
での接合容量の発生を招くことなく確実に防止できる。
【００２８】またこの発明においては、半絶縁性基板表
面の高濃度の活性層に、所定部分に開口を有する絶縁膜
をマスクとして、上記活性層とは逆導電型の不純物をイ
オン注入して、該活性層内にチャネル領域及びソース，
ドレイン領域とともに、チャネル領域下側に埋込層を形
成し、その後、上記絶縁膜をマスクとしてチャネル領域
上にゲート電極を形成するようにしたので、埋込層及び
ゲート電極をチャネル領域に対して自己整合的に形成す
ることができ、チャネル層からの電流リーク及びゲート
寄生容量が小さく、またソース，ドレイン領域が低抵抗
な電界効果型トランジスタを簡単な工程で再現性よく製
造することができる。
面の高濃度の活性層に、所定部分に開口を有する絶縁膜
をマスクとして、上記活性層とは逆導電型の不純物をイ
オン注入して、該活性層内にチャネル領域及びソース，
ドレイン領域とともに、チャネル領域下側に埋込層を形
成し、その後、上記絶縁膜をマスクとしてチャネル領域
上にゲート電極を形成するようにしたので、埋込層及び
ゲート電極をチャネル領域に対して自己整合的に形成す
ることができ、チャネル層からの電流リーク及びゲート
寄生容量が小さく、またソース，ドレイン領域が低抵抗
な電界効果型トランジスタを簡単な工程で再現性よく製
造することができる。
【００２９】
【実施例】図１は本発明の第１の実施例による電界効果
型トランジスタの構造を説明するための断面図、図５は
該電界効果型トランジスタの製造方法を説明するための
断面図である。図において、１は半絶縁性ＧａＡｓ基板
、２は該基板１上に所定領域に形成されたゲート電極、
３は該ゲート電極下側に形成されたｎ型チャネル層、４
は該ｎ型チャネル層３の直下の領域に形成された高濃度
ｐ型埋込層で、ＭｇやＢｅ等のｐ型不純物のイオン注入
量を１×１０１２個／ｃｍ２ 程度，つまりｎ型チャネ
ル層との接触状態で完全に空乏化しない程度の濃度以上
に設定している。５ａ，５ｂは上記ｎ型チャネル層３の
両側にその下側のｐ型埋込層４と重ならないよう形成さ
れ、上記チャネル層と同一の厚さを有するｎ型高濃度の
ソース，ドレイン領域、６ａ，６ｂは該ソース，ドレイ
ン領域内に形成されたソース，ドレイン電極である。こ
こで、上記チャネル層３の濃度をソース，ドレイン領域
に対して低く抑えているのは、これがあまり高いと、シ
ョットキゲート電極のショットキーバリアが低くなり、
ＦＥＴの動作に支障をきたすこととなるからである。
型トランジスタの構造を説明するための断面図、図５は
該電界効果型トランジスタの製造方法を説明するための
断面図である。図において、１は半絶縁性ＧａＡｓ基板
、２は該基板１上に所定領域に形成されたゲート電極、
３は該ゲート電極下側に形成されたｎ型チャネル層、４
は該ｎ型チャネル層３の直下の領域に形成された高濃度
ｐ型埋込層で、ＭｇやＢｅ等のｐ型不純物のイオン注入
量を１×１０１２個／ｃｍ２ 程度，つまりｎ型チャネ
ル層との接触状態で完全に空乏化しない程度の濃度以上
に設定している。５ａ，５ｂは上記ｎ型チャネル層３の
両側にその下側のｐ型埋込層４と重ならないよう形成さ
れ、上記チャネル層と同一の厚さを有するｎ型高濃度の
ソース，ドレイン領域、６ａ，６ｂは該ソース，ドレイ
ン領域内に形成されたソース，ドレイン電極である。こ
こで、上記チャネル層３の濃度をソース，ドレイン領域
に対して低く抑えているのは、これがあまり高いと、シ
ョットキゲート電極のショットキーバリアが低くなり、
ＦＥＴの動作に支障をきたすこととなるからである。
【００３０】次に製造方法について説明する。まず半絶
縁性ＧａＡｓ基板１上に選択的に第１のレジスト膜８１
を形成し、これをマスクとして上記基板１の表面にＳｉ
イオンを注入してｎ型高濃度層５を形成する（図５（ａ
） ）。
縁性ＧａＡｓ基板１上に選択的に第１のレジスト膜８１
を形成し、これをマスクとして上記基板１の表面にＳｉ
イオンを注入してｎ型高濃度層５を形成する（図５（ａ
） ）。
【００３１】次に上記第１のレジスト８１を除去した後
、基板１全面を絶縁膜９で覆い、その上に、基板上のチ
ャネル形成部に対応する位置に開口部８２ａを有する第
２のレジスト８２を形成する。そして該レジスト８２を
マスクとして絶縁膜９を選択的に除去して開口部９ａを
形成する。続いて上記絶縁膜９及びレジスト８２をマス
クとしてＭｇあるいはＢｅ等の不純物を１×１０１２個
／ 程度注入して上記チャネル形成部の下側にｐ型埋
込層４を形成する。その後さらに上記チャネル形成部の
濃度調整のためにｎ型不純物、例えばＳｉイオンを追加
注入してチャネル層３を形成し、注入層活性化のための
アニールを行う（図５（ｂ） ）。
、基板１全面を絶縁膜９で覆い、その上に、基板上のチ
ャネル形成部に対応する位置に開口部８２ａを有する第
２のレジスト８２を形成する。そして該レジスト８２を
マスクとして絶縁膜９を選択的に除去して開口部９ａを
形成する。続いて上記絶縁膜９及びレジスト８２をマス
クとしてＭｇあるいはＢｅ等の不純物を１×１０１２個
／ 程度注入して上記チャネル形成部の下側にｐ型埋
込層４を形成する。その後さらに上記チャネル形成部の
濃度調整のためにｎ型不純物、例えばＳｉイオンを追加
注入してチャネル層３を形成し、注入層活性化のための
アニールを行う（図５（ｂ） ）。
【００３２】次に高融点金属シリサイド（ＷＳｉｘ）、
あるいはＴｉ層とＡｕ層等からなる多層の電極材料１０
を全面に形成し、さらに第３のレジスト８３を形成して
表面を平坦化する（図５（ｃ） ）。その後上記レジス
ト８３及びゲート材料１０のエッチバックをＲＩＥまた
はイオンミリングで行い、ゲート電極１０の頭出しを行
ってセルフアラインゲート電極を形成する（図５（ｄ）
）。
あるいはＴｉ層とＡｕ層等からなる多層の電極材料１０
を全面に形成し、さらに第３のレジスト８３を形成して
表面を平坦化する（図５（ｃ） ）。その後上記レジス
ト８３及びゲート材料１０のエッチバックをＲＩＥまた
はイオンミリングで行い、ゲート電極１０の頭出しを行
ってセルフアラインゲート電極を形成する（図５（ｄ）
）。
【００３３】次いで、基板上に、所定の開口パターンを
有する第４のレジスト膜８４を形成し、これを用いて上
記絶縁膜９の、ソース，ドレイン領域５ａ，５ｂ上の部
分に開口部９ｂを形成し、蒸着リフトオフ法等によりソ
ース，ドレイン電極を形成する（図５（ｅ） ）。その
後、第４のレジスト膜８４及び絶縁膜９を除去して図１
の素子構造のＭＥＳＦＥＴを完成する。
有する第４のレジスト膜８４を形成し、これを用いて上
記絶縁膜９の、ソース，ドレイン領域５ａ，５ｂ上の部
分に開口部９ｂを形成し、蒸着リフトオフ法等によりソ
ース，ドレイン電極を形成する（図５（ｅ） ）。その
後、第４のレジスト膜８４及び絶縁膜９を除去して図１
の素子構造のＭＥＳＦＥＴを完成する。
【００３４】このような構造の本実施例のＭＥＳＦＥＴ
では、該ｐ型埋込層４を比較的高濃度に形成しているた
め、ｎ型チャネル層３，ｐ埋込層４間のエネルギー障壁
は高く、かつ急峻に形成される。またｐ型埋込層４はｎ
型チャネル層３の下面を完全に覆っているため、チャネ
ル層３と基板１との間に一様にエネルギー障壁を形成で
きる。よって該チャネル層３内のキャリア（電子）のチ
ャネル層下の基板１へリークは十分低減され、短チャネ
ル効果は良好に抑制される。さらにｎ型チャネル層３直
下のｐ型埋込層４をｎ＋ 層５よりも深い位置に形成し
ているため、ｐ型埋込層４はｎ＋ 層５とはその端部の
２点でしか接触しておらず、ｐ型埋込層−ｎ＋ 層間容
量によるゲート寄生容量が発生せず、ＦＥＴ動作速度が
向上する。通常ｎ＋ 層５ａ，５ｂの占有面積はチャネ
ル層の面積より十分大であるので、上記の寄生容量低減
の効果は大きい。
では、該ｐ型埋込層４を比較的高濃度に形成しているた
め、ｎ型チャネル層３，ｐ埋込層４間のエネルギー障壁
は高く、かつ急峻に形成される。またｐ型埋込層４はｎ
型チャネル層３の下面を完全に覆っているため、チャネ
ル層３と基板１との間に一様にエネルギー障壁を形成で
きる。よって該チャネル層３内のキャリア（電子）のチ
ャネル層下の基板１へリークは十分低減され、短チャネ
ル効果は良好に抑制される。さらにｎ型チャネル層３直
下のｐ型埋込層４をｎ＋ 層５よりも深い位置に形成し
ているため、ｐ型埋込層４はｎ＋ 層５とはその端部の
２点でしか接触しておらず、ｐ型埋込層−ｎ＋ 層間容
量によるゲート寄生容量が発生せず、ＦＥＴ動作速度が
向上する。通常ｎ＋ 層５ａ，５ｂの占有面積はチャネ
ル層の面積より十分大であるので、上記の寄生容量低減
の効果は大きい。
【００３５】またソース，ドレイン領域５ａ，５ｂを、
チャネル層の濃度を高くすることなく高濃度にしている
ため、ゲート電極のショットキー接合を良好に保持しつ
つ、ソース，ドレイン領域の抵抗を低下して素子の高性
能化を図っている。
チャネル層の濃度を高くすることなく高濃度にしている
ため、ゲート電極のショットキー接合を良好に保持しつ
つ、ソース，ドレイン領域の抵抗を低下して素子の高性
能化を図っている。
【００３６】またこの実施例の製造方法では、基板表面
にｎ＋ 型層５を形成し、その後所定のマスク（絶縁膜
）９を用いて選択的にｐ型不純物をイオン注入するので
、ｎ型チャネル層３とその下側のｐ型埋込層４とを同時
に制御性よく形成できるとともに、ソース，ドレイン領
域５ａ，５ｂに対してチャネル層の濃度を自動的に下げ
ることができる。
にｎ＋ 型層５を形成し、その後所定のマスク（絶縁膜
）９を用いて選択的にｐ型不純物をイオン注入するので
、ｎ型チャネル層３とその下側のｐ型埋込層４とを同時
に制御性よく形成できるとともに、ソース，ドレイン領
域５ａ，５ｂに対してチャネル層の濃度を自動的に下げ
ることができる。
【００３７】また上記マスク（絶縁膜）９を用いてゲー
ト電極２を形成するので、ゲート電極２をチャネル層及
び埋込層に対し自己整合的に形成することができる。こ
の結果埋込層を有するセルフアラインゲート型トランジ
スタを簡単な工程で再現性よく製造することができる。
ト電極２を形成するので、ゲート電極２をチャネル層及
び埋込層に対し自己整合的に形成することができる。こ
の結果埋込層を有するセルフアラインゲート型トランジ
スタを簡単な工程で再現性よく製造することができる。
【００３８】次に本発明の第２の実施例を説明する。図
２は本実施例のセルフアラインゲートＭＥＳＦＥＴの断
面構造を示しており、ここでは、上記ｎ＋層５の下面及
び側面を低濃度のｐ型埋込層１６ａ，１６ｂで囲んでい
る点のみ上記実施例と異なっている。
２は本実施例のセルフアラインゲートＭＥＳＦＥＴの断
面構造を示しており、ここでは、上記ｎ＋層５の下面及
び側面を低濃度のｐ型埋込層１６ａ，１６ｂで囲んでい
る点のみ上記実施例と異なっている。
【００３９】次に製造方法について説明する。まず、半
絶縁性ＧａＡｓ基板１上に、所定の開口８１ａを有する
第１のレジスト膜８１を形成し、これをマスクとして上
記基板１の表面にＳｉイオンを注入してｎ型高濃度層５
を形成し、さらに上記マスクを用いてｐ型不純物をイオ
ン注入して低濃度ｐ型埋込層６を形成する（図６（ａ）
）。その後は上記第１実施例の図５（ｂ） 〜図５（
ｅ） と同様にしてＭＥＳＦＥＴを完成する（図２）。
絶縁性ＧａＡｓ基板１上に、所定の開口８１ａを有する
第１のレジスト膜８１を形成し、これをマスクとして上
記基板１の表面にＳｉイオンを注入してｎ型高濃度層５
を形成し、さらに上記マスクを用いてｐ型不純物をイオ
ン注入して低濃度ｐ型埋込層６を形成する（図６（ａ）
）。その後は上記第１実施例の図５（ｂ） 〜図５（
ｅ） と同様にしてＭＥＳＦＥＴを完成する（図２）。
【００４０】この実施例では、上記低濃度のｐ型埋込層
１６ａ，１６ｂによりｎ＋ ソース，ドレイン層５ａ，
５ｂからのキャリア（電子）の基板へのリークを完全に
防止することができ、上記実施例に比べてさらに短チャ
ネル効果を抑制することができる。また本発明での主た
る特徴としているｎ＋ 層５での寄生容量の低減化につ
いては、上記該ｐ型埋込層１６を十分低濃度としている
ため該ｐ−ｎ接合による寄生容量は十分小さい。
１６ａ，１６ｂによりｎ＋ ソース，ドレイン層５ａ，
５ｂからのキャリア（電子）の基板へのリークを完全に
防止することができ、上記実施例に比べてさらに短チャ
ネル効果を抑制することができる。また本発明での主た
る特徴としているｎ＋ 層５での寄生容量の低減化につ
いては、上記該ｐ型埋込層１６を十分低濃度としている
ため該ｐ−ｎ接合による寄生容量は十分小さい。
【００４１】なお、この実施例では、Ｓｉイオンの注入
と、ｐ型不純物の注入とを同一のマスクを用いて行って
いるが、これはｐ型不純物の注入は新たに写真製版によ
り形成したマスクを用いて行ってもよく、この際このｐ
型不純物注入用マスクは開口パターンをｎ＋ 型層５領
域に精度よく合わせる必要はない。
と、ｐ型不純物の注入とを同一のマスクを用いて行って
いるが、これはｐ型不純物の注入は新たに写真製版によ
り形成したマスクを用いて行ってもよく、この際このｐ
型不純物注入用マスクは開口パターンをｎ＋ 型層５領
域に精度よく合わせる必要はない。
【００４２】次に本発明の第３の実施例を説明する。図
３は第３の実施例によるＭＥＳＦＥＴの断面構造を示し
ており、図中、１２は半絶縁性ＧａＡｓ基板上に結晶成
長されたｉ型ＡｌＧａＡｓ層、１３はその上に結晶成長
され、該ＡｌＧａＡｓ層１２とヘテロ接合を形成するＧ
ａＡｓ層であり、ここでは、ｎ型チャネル層３及びソー
ス，ドレイン領域５ａ，５ｂは上記ＧａＡｓ層１３内に
形成され、またｐ型埋込層４は上記チャネル層直下の上
記ＡｌＧａＡｓ層１２内に形成されており、その他の点
は上記第１の実施例と同様である。
３は第３の実施例によるＭＥＳＦＥＴの断面構造を示し
ており、図中、１２は半絶縁性ＧａＡｓ基板上に結晶成
長されたｉ型ＡｌＧａＡｓ層、１３はその上に結晶成長
され、該ＡｌＧａＡｓ層１２とヘテロ接合を形成するＧ
ａＡｓ層であり、ここでは、ｎ型チャネル層３及びソー
ス，ドレイン領域５ａ，５ｂは上記ＧａＡｓ層１３内に
形成され、またｐ型埋込層４は上記チャネル層直下の上
記ＡｌＧａＡｓ層１２内に形成されており、その他の点
は上記第１の実施例と同様である。
【００４３】次に図７を用いて製造方法について説明す
る。まず、半絶縁性ＧａＡｓ基板１上にｉ型ＡｌＧａＡ
ｓ層１２及びｎ型ＧａＡｓ層１３を順次エピタキシャル
成長する（図７（ａ） ）。ここで上記ｉ型ＡｌＧａＡ
ｓ層１２とｎ型ＧａＡｓ１３とは結晶成長により形成し
ているため、上記ヘテロ障壁は急峻になる。次に基板１
全面を絶縁膜９で覆い、その上に、基板上のチャネル形
成部に対応する位置に開口部１０１ａを有する第１のレ
ジスト１０１を形成する。そして該レジスト１０１をマ
スクとして絶縁膜９を選択的に除去して開口部９ａを形
成する。続いて上記絶縁膜９及びレジスト１０１をマス
クとしてＭｇあるいはＢｅ等の不純物を１×１０１２個
／ 程度注入して上記チャネル形成部の下側にｐ型埋
込層４を形成する。ここでｐ型埋込層の濃度は比較的高
濃度であるため、ｐ−ｎ接合障壁も高くかつ急峻となっ
ている。 その後さらに上記チャネル形成部の濃度調整のためにｎ
注入（Ｓｉ注入）を追加注入してチャネル層３及びソー
ス，ドレイン領域５ａ，５ｂを形成し、注入層活性化の
ためのアニールを行う（図７（ｂ） ）。
る。まず、半絶縁性ＧａＡｓ基板１上にｉ型ＡｌＧａＡ
ｓ層１２及びｎ型ＧａＡｓ層１３を順次エピタキシャル
成長する（図７（ａ） ）。ここで上記ｉ型ＡｌＧａＡ
ｓ層１２とｎ型ＧａＡｓ１３とは結晶成長により形成し
ているため、上記ヘテロ障壁は急峻になる。次に基板１
全面を絶縁膜９で覆い、その上に、基板上のチャネル形
成部に対応する位置に開口部１０１ａを有する第１のレ
ジスト１０１を形成する。そして該レジスト１０１をマ
スクとして絶縁膜９を選択的に除去して開口部９ａを形
成する。続いて上記絶縁膜９及びレジスト１０１をマス
クとしてＭｇあるいはＢｅ等の不純物を１×１０１２個
／ 程度注入して上記チャネル形成部の下側にｐ型埋
込層４を形成する。ここでｐ型埋込層の濃度は比較的高
濃度であるため、ｐ−ｎ接合障壁も高くかつ急峻となっ
ている。 その後さらに上記チャネル形成部の濃度調整のためにｎ
注入（Ｓｉ注入）を追加注入してチャネル層３及びソー
ス，ドレイン領域５ａ，５ｂを形成し、注入層活性化の
ためのアニールを行う（図７（ｂ） ）。
【００４４】次に高融点金属シリサイド（ＷＳｉｘ）、
あるいはＴｉ層とＡｕ層等からなる多層の電極材料１０
を全面に形成し、さらに第２のレジスト１０２を形成し
て表面を平坦化する（図７（ｃ） ）。その後上記レジ
スト１０２及びゲート材料１０のエッチバックをＲＩＥ
またはイオンミリングで行い、ゲート電極の頭出しを行
ってセルフアラインゲート電極２を形成する（図７（ｄ
） ）。
あるいはＴｉ層とＡｕ層等からなる多層の電極材料１０
を全面に形成し、さらに第２のレジスト１０２を形成し
て表面を平坦化する（図７（ｃ） ）。その後上記レジ
スト１０２及びゲート材料１０のエッチバックをＲＩＥ
またはイオンミリングで行い、ゲート電極の頭出しを行
ってセルフアラインゲート電極２を形成する（図７（ｄ
） ）。
【００４５】次に上記絶縁膜９をソース，ドレイン領域
５ａ，５ｂ上の部分を残して除去し、これをマスクとし
てソース，ドレイン領域の外側にプロトンやボロンイオ
ンを打ち込み、ｉ型ＧａＡｓ層１３ｄを形成する。
５ａ，５ｂ上の部分を残して除去し、これをマスクとし
てソース，ドレイン領域の外側にプロトンやボロンイオ
ンを打ち込み、ｉ型ＧａＡｓ層１３ｄを形成する。
【００４６】次いで、上記絶縁膜９を除去した後、蒸着
リフトオフ法等によりソース，ドレイン電極６ａ，６ｂ
を形成する（図３）。
リフトオフ法等によりソース，ドレイン電極６ａ，６ｂ
を形成する（図３）。
【００４７】本実施例では、ｎ型チャネル層３とｐ型埋
込層４との間、及びｎ＋ ソース，ドレイン領域５ａ，
５ｂとｉ型ＡｌＧａＡｓ層１２との間にはヘテロ障壁が
形成されているので、チャネル層１３からの電流リーク
をｐ−ｎ接合障壁と上記ヘテロ障壁の両方により確実に
防止でき、さらにｎ＋ ソース，ドレイン領域５ａ，５
ｂから基板への電流リークを上記ヘテロ障壁により抑制
することができる。
込層４との間、及びｎ＋ ソース，ドレイン領域５ａ，
５ｂとｉ型ＡｌＧａＡｓ層１２との間にはヘテロ障壁が
形成されているので、チャネル層１３からの電流リーク
をｐ−ｎ接合障壁と上記ヘテロ障壁の両方により確実に
防止でき、さらにｎ＋ ソース，ドレイン領域５ａ，５
ｂから基板への電流リークを上記ヘテロ障壁により抑制
することができる。
【００４８】次に本発明の第４の実施例を説明する。図
４は本実施例のセルフアラインゲートＭＥＳＦＥＴの断
面構造を示しており、ここでは、上記ｎ＋層５の下側の
基板領域７をボロンやプロトンのイオン注入により絶縁
化している点のみ、上記第１の実施例と異なっている。
４は本実施例のセルフアラインゲートＭＥＳＦＥＴの断
面構造を示しており、ここでは、上記ｎ＋層５の下側の
基板領域７をボロンやプロトンのイオン注入により絶縁
化している点のみ、上記第１の実施例と異なっている。
【００４９】次に製造方法について説明する。まず、上
記第１実施例の図５（ａ） 〜図５（ｄ） と同様にし
てソース，ドレイン領域５ａ，５ｂ、チャネル層３、埋
込層４、及びゲート電極２を形成した後、全面に第５の
レジスト膜８５を塗布し、これをパターニングしてソー
ス，ドレイン領域５ａ，５ｂ上に開口部８５ａを形成す
る。 続いて上記第５のレジスト膜８５をマクスとして絶縁膜
９を選択的にエッチングして開口部９ｃを形成する。そ
の後絶縁膜９及び第５のレジスト膜８５をマクスとして
上記アイソレーション注入を行ってソース，ドレイン領
域５ａ，５ｂ直下の領域に絶縁領域７を形成する（図６
（ｂ） ）。
記第１実施例の図５（ａ） 〜図５（ｄ） と同様にし
てソース，ドレイン領域５ａ，５ｂ、チャネル層３、埋
込層４、及びゲート電極２を形成した後、全面に第５の
レジスト膜８５を塗布し、これをパターニングしてソー
ス，ドレイン領域５ａ，５ｂ上に開口部８５ａを形成す
る。 続いて上記第５のレジスト膜８５をマクスとして絶縁膜
９を選択的にエッチングして開口部９ｃを形成する。そ
の後絶縁膜９及び第５のレジスト膜８５をマクスとして
上記アイソレーション注入を行ってソース，ドレイン領
域５ａ，５ｂ直下の領域に絶縁領域７を形成する（図６
（ｂ） ）。
【００５０】次いで、上記絶縁膜９及び第５のレジスト
膜８５を除去した後、蒸着リフトオフ法等によりソース
，ドレイン電極６ａ，６ｂを形成して、図４に示すＭＥ
ＳＦＥＴを完成する。
膜８５を除去した後、蒸着リフトオフ法等によりソース
，ドレイン電極６ａ，６ｂを形成して、図４に示すＭＥ
ＳＦＥＴを完成する。
【００５１】この実施例では、半絶縁性ＧａＡｓ基板１
の、上記ｎ＋ ソース，ドレイン領域５ａ，５ｂの下側
部分に絶縁領域７を形成しているため、この部分でのｐ
ｎ接合容量を発生を招くことなく、しかも上記ソース，
ドレイン領域から基板側への電流リークを防止すること
ができる。
の、上記ｎ＋ ソース，ドレイン領域５ａ，５ｂの下側
部分に絶縁領域７を形成しているため、この部分でのｐ
ｎ接合容量を発生を招くことなく、しかも上記ソース，
ドレイン領域から基板側への電流リークを防止すること
ができる。
【００５２】なお上記各実施例では基板材料にＧａＡｓ
を用いたが、他の半導体材料ＩｎＰ、あるいはＳｉ等を
用いたＭＥＳＦＥＴにももちろん適用できる。
を用いたが、他の半導体材料ＩｎＰ、あるいはＳｉ等を
用いたＭＥＳＦＥＴにももちろん適用できる。
【００５３】また上記各実施例では、電界効果型トラン
ジスタとしてＭＥＳＦＥＴを示したが、本発明はこれに
限らず、ＭＯＳＦＥＴ等のＭＩＳＦＥＴやＪＦＥＴにも
適用できる。
ジスタとしてＭＥＳＦＥＴを示したが、本発明はこれに
限らず、ＭＯＳＦＥＴ等のＭＩＳＦＥＴやＪＦＥＴにも
適用できる。
【００５４】
【発明の効果】以上のように本発明に係る電界効果型ト
ランジスタによれば、ソース，ドレイン領域の不純物濃
度を該領域間のチャネル領域の濃度より高くしたので、
ソース，ドレイン領域の抵抗を低減して動作速度を向上
できる。また上記チャネル層の直下の領域に、該チャネ
ル層両側のソース，ドレイン領域と接触しないようチャ
ネル層とは逆導電型の埋込層を形成したので、ゲート寄
生容量の増大を招くことなく、チャネル領域からの電流
リークを防止することができる効果がある。
ランジスタによれば、ソース，ドレイン領域の不純物濃
度を該領域間のチャネル領域の濃度より高くしたので、
ソース，ドレイン領域の抵抗を低減して動作速度を向上
できる。また上記チャネル層の直下の領域に、該チャネ
ル層両側のソース，ドレイン領域と接触しないようチャ
ネル層とは逆導電型の埋込層を形成したので、ゲート寄
生容量の増大を招くことなく、チャネル領域からの電流
リークを防止することができる効果がある。
【００５５】またこの発明に係る電界効果型トランジス
タによれば、チャネル層直下の領域に、チャネル層とは
逆導電型の高濃度埋込層を形成し、かつチャネル層両側
のソース，ドレイン領域を覆うようこれらの領域とは逆
導電型の低濃度埋込層を形成したので、チャネル層及び
ソース，ドレイン領域からの電流リークを、ソース，ド
レイン領域と埋込層との間の接合容量を低く抑えつつ確
実に防止できる効果がある。
タによれば、チャネル層直下の領域に、チャネル層とは
逆導電型の高濃度埋込層を形成し、かつチャネル層両側
のソース，ドレイン領域を覆うようこれらの領域とは逆
導電型の低濃度埋込層を形成したので、チャネル層及び
ソース，ドレイン領域からの電流リークを、ソース，ド
レイン領域と埋込層との間の接合容量を低く抑えつつ確
実に防止できる効果がある。
【００５６】またこの発明に係る電界効果型トランジス
タによれば、ヘテロ接合を形成する上，下の半導体層の
うち上側の半導体層内に、チャネル層及びソース，ドレ
イン領域を形成し、下側の半導体層内の、チャネル層直
下の部分にチャネル層とは逆導電型の埋込層を形成した
ので、チャネル層からの電流リークはヘテロ障壁とｐｎ
接合障壁の両方により完全に防止できるとともに、ソー
ス，ドレイン領域からの電流リークもヘテロ障壁により
大きく低減することができる。
タによれば、ヘテロ接合を形成する上，下の半導体層の
うち上側の半導体層内に、チャネル層及びソース，ドレ
イン領域を形成し、下側の半導体層内の、チャネル層直
下の部分にチャネル層とは逆導電型の埋込層を形成した
ので、チャネル層からの電流リークはヘテロ障壁とｐｎ
接合障壁の両方により完全に防止できるとともに、ソー
ス，ドレイン領域からの電流リークもヘテロ障壁により
大きく低減することができる。
【００５７】この発明に係る電界効果型トランジスタに
よれば、チャネル層の直下に、これとは逆導電型の埋込
層を形成し、チャネル層両側のソース，ドレイン領域の
下側の領域をイオン注入により絶縁化したので、チャネ
ル層及びソース，ドレイン領域からの電流リークを、ソ
ース，ドレイン領域と埋込層との間の接合容量を発生す
ることなく確実に防止できる。
よれば、チャネル層の直下に、これとは逆導電型の埋込
層を形成し、チャネル層両側のソース，ドレイン領域の
下側の領域をイオン注入により絶縁化したので、チャネ
ル層及びソース，ドレイン領域からの電流リークを、ソ
ース，ドレイン領域と埋込層との間の接合容量を発生す
ることなく確実に防止できる。
【００５８】またこの発明に係る電界効果型トランジス
タの製造方法によれば、半絶縁性基板表面の高濃度の活
性層に、所定部分に開口を有する絶縁膜をマスクとして
、上記活性層とは逆導電型の不純物をイオン注入して、
該活性層内にチャネル領域及びソース，ドレイン領域を
形成するとともに、チャネル領域下側に埋込層を形成し
、その後、上記絶縁膜をマスクとしてチャネル領域上に
ゲート電極を形成するようにしたので、埋込層及びゲー
ト電極をチャネル領域に対して自己整合的に形成するこ
とができ、チャネル層からの電流リーク及びゲート寄生
容量が小さく、またソース，ドレイン領域が低抵抗な電
界効果型トランジスタを簡単な工程で再現性よく製造す
ることができる効果がある。
タの製造方法によれば、半絶縁性基板表面の高濃度の活
性層に、所定部分に開口を有する絶縁膜をマスクとして
、上記活性層とは逆導電型の不純物をイオン注入して、
該活性層内にチャネル領域及びソース，ドレイン領域を
形成するとともに、チャネル領域下側に埋込層を形成し
、その後、上記絶縁膜をマスクとしてチャネル領域上に
ゲート電極を形成するようにしたので、埋込層及びゲー
ト電極をチャネル領域に対して自己整合的に形成するこ
とができ、チャネル層からの電流リーク及びゲート寄生
容量が小さく、またソース，ドレイン領域が低抵抗な電
界効果型トランジスタを簡単な工程で再現性よく製造す
ることができる効果がある。
【図１】この発明の第１の実施例による、チャネル層直
下に埋込層を有するＭＥＳＦＥＴの断面構造図である。
下に埋込層を有するＭＥＳＦＥＴの断面構造図である。
【図２】上記第１の実施例において、ソース，ドレイン
領域直下に低濃度埋込層を設けた本発明の第２の実施例
を示す断面構造図である。
領域直下に低濃度埋込層を設けた本発明の第２の実施例
を示す断面構造図である。
【図３】上記第１の実施例において、チャネル層と埋込
層との間にヘテロ障壁を形成した本発明の第２の実施例
を示す断面構造図である。
層との間にヘテロ障壁を形成した本発明の第２の実施例
を示す断面構造図である。
【図４】上記第１の実施例において、ソース，ドレイン
領域直下の領域をイオン注入により絶縁化した本発明の
第４の実施例を示す断面構造図である。
領域直下の領域をイオン注入により絶縁化した本発明の
第４の実施例を示す断面構造図である。
【図５】上記第１の実施例のＭＥＳＦＥＴを作製するた
めの製造方法を作製工程順に示す断面図である。
めの製造方法を作製工程順に示す断面図である。
【図６】本発明の第２及び第４の実施例のＭＥＳＦＥＴ
を製造する方法を説明するための断面図である。
を製造する方法を説明するための断面図である。
【図７】本発明の第３の実施例のＭＥＳＦＥＴの製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図８】従来のｐ型埋込層を有するＭＥＳＦＥＴの断面
構造及びそのチャネル部での深さの方向におけるエネル
ギーバンド構造を示す図である。
構造及びそのチャネル部での深さの方向におけるエネル
ギーバンド構造を示す図である。
【図９】従来の他のｐ型埋込層を有するＭＥＳＦＥＴの
構造断面図である。
構造断面図である。
【図１０】上記従来のＭＥＳＦＥＴにおける短チャネル
効果を説明するための図である。
効果を説明するための図である。
１ 半絶縁性ＧａＡｓ基板２
ゲート電極 ３ ｎ型チャネル層４
高濃度のｐ型埋込層５ａ ｎ＋
ソース領域５ｂ ｎ＋ ドレイン領域
６ａ，６ｂ 比較的低濃度のｐ型埋込層７
注入アイソレーション領域９
絶縁膜 １２ ｉ型ＡｌＧａＡｓ層１３
ｎ型ＧａＡｓ層
ゲート電極 ３ ｎ型チャネル層４
高濃度のｐ型埋込層５ａ ｎ＋
ソース領域５ｂ ｎ＋ ドレイン領域
６ａ，６ｂ 比較的低濃度のｐ型埋込層７
注入アイソレーション領域９
絶縁膜 １２ ｉ型ＡｌＧａＡｓ層１３
ｎ型ＧａＡｓ層
Claims (6)
- 【請求項１】 半絶縁性基板上に形成された第１導電
型の高濃度ソース，ドレイン領域と、該領域間に形成さ
れ、不純物濃度が上記ソース，ドレイン領域より低い第
１導電型チャネル層とを有する電界効果型トランジスタ
において、上記第１導電型チャネル層の直下の領域に上
記ソース，ドレイン領域と接触しないよう形成された第
２導電型埋込層を備えたことを特徴とする電界効果型ト
ランジスタ。 - 【請求項２】 半絶縁性基板上に形成された第１導電
型のソース，ドレイン領域と、該領域間に形成された第
１導電型チャネル層と、該チャネル層直下に形成された
第２導電型の高濃度埋込層とを有する電界効果型トラン
ジスタにおいて、上記ソース，ドレイン領域の下側に形
成され、不純物濃度が上記高濃度埋込層より低い第２導
電型の低濃度埋込層を備えたことを特徴とする電界効果
型トランジスタ。 - 【請求項３】 上記第２導電型の低濃度埋込は、上記
ソース，ドレイン領域を囲むよう形成されていることを
特徴とする請求項２記載の電界効果型トランジスタ。 - 【請求項４】 半絶縁性基板上に形成された第１導電
型のソース，ドレイン領域と、該領域間に形成された第
１導電型チャネル層と、該チャネル層直下に形成された
第２導電型の高濃度埋込層とを有する電界効果型トラン
ジスタにおいて、上記半絶縁性基板上に形成された第１
の半導体層と、該第１の半導体層上に形成され、これと
はその組成の異なる第２の半導体層とを備えており、上
記第１導電型ソース，ドレイン領域及び第１導電型チャ
ネル層は、上記第２の半導体層内に構成され、上記第２
導電型の高濃度埋込層は、上記第１の半導体層内に形成
されていることを特徴とする電界効果型トランジスタ。 - 【請求項５】 半絶縁性基板上に形成された第１導電
型のソース，ドレイン領域と、該領域間に形成された第
１導電型チャネル層と、該チャネル層直下に形成された
第２導電型の高濃度埋込層とを有する電界効果型トラン
ジスタにおいて、上記ソース，ドレイン領域の下側にイ
オン注入により形成された絶縁領域を備えたことを特徴
とする電界効果型トランジスタ。 - 【請求項６】 半絶縁性基板上にソース，ドレイン領
域及びチャネル領域を形成するとともに、該チャネル領
域の直下の領域に第２導電型埋込層を形成する素子領域
形成工程と、上記チャネル領域上にゲート電極を形成す
るゲート電極形成工程とを有する電界効果型トランジス
タの製造方法において、上記素子領域形成工程は、半絶
縁性基板の表面領域に第１導電型活性層及び絶縁膜を順
次形成し、該絶縁膜の所定部分に開口を形成する工程と
、該絶縁膜をマスクとして第２導電型の不純物のイオン
注入を行って上記活性層の所定部分に該活性層より低濃
度の第１導電型チャネル領域を形成するとともに、該チ
ャネル領域の下側に第２導電型不純物層を形成する工程
とを含むものであり、上記ゲート電極形成工程は、上記
絶縁膜上に全面にゲート材料を形成し、表面を平坦化し
た後、上記ゲート材料をエッチバックして上記チャネル
領域上にゲート電極を自己整合的に形成する工程を含む
ものであることを特徴とする電界効果型トランジスタの
製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3044244A JP2746482B2 (ja) | 1991-02-14 | 1991-02-14 | 電界効果型トランジスタ及びその製造方法 |
| GB9119029A GB2252874B (en) | 1991-02-14 | 1991-09-05 | Field effect transistor and manufacturing method therefor |
| US07/759,913 US5187379A (en) | 1991-02-14 | 1991-09-13 | Field effect transistor and manufacturing method therefor |
| FR9201627A FR2673044B1 (fr) | 1991-02-14 | 1992-02-13 | Transistor a effet de champ comprenant une couche enterree, et procede de fabrication. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3044244A JP2746482B2 (ja) | 1991-02-14 | 1991-02-14 | 電界効果型トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04260337A true JPH04260337A (ja) | 1992-09-16 |
| JP2746482B2 JP2746482B2 (ja) | 1998-05-06 |
Family
ID=12686125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3044244A Expired - Lifetime JP2746482B2 (ja) | 1991-02-14 | 1991-02-14 | 電界効果型トランジスタ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5187379A (ja) |
| JP (1) | JP2746482B2 (ja) |
| FR (1) | FR2673044B1 (ja) |
| GB (1) | GB2252874B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007521634A (ja) * | 2003-09-05 | 2007-08-02 | クリー スウェーデン アーベー | 方法と装置 |
| JP2014160807A (ja) * | 2013-01-14 | 2014-09-04 | Internatl Rectifier Corp | 空間的に閉じ込められた誘電体領域を含む半導体構造 |
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| JPH07201885A (ja) * | 1993-12-28 | 1995-08-04 | Fujitsu Ltd | 半導体装置の製造方法 |
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| US9941363B2 (en) * | 2015-12-18 | 2018-04-10 | International Business Machines Corporation | III-V transistor device with self-aligned doped bottom barrier |
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- 1991-02-14 JP JP3044244A patent/JP2746482B2/ja not_active Expired - Lifetime
- 1991-09-05 GB GB9119029A patent/GB2252874B/en not_active Expired - Fee Related
- 1991-09-13 US US07/759,913 patent/US5187379A/en not_active Expired - Fee Related
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1992
- 1992-02-13 FR FR9201627A patent/FR2673044B1/fr not_active Expired - Fee Related
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| FR2673044A1 (fr) | 1992-08-21 |
| FR2673044B1 (fr) | 1994-12-09 |
| US5187379A (en) | 1993-02-16 |
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| JP2746482B2 (ja) | 1998-05-06 |
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