JP2716719B2 - Ｍｅｓｆｅｔの製造方法 - Google Patents
Ｍｅｓｆｅｔの製造方法Info
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- JP2716719B2 JP2716719B2 JP63049741A JP4974188A JP2716719B2 JP 2716719 B2 JP2716719 B2 JP 2716719B2 JP 63049741 A JP63049741 A JP 63049741A JP 4974188 A JP4974188 A JP 4974188A JP 2716719 B2 JP2716719 B2 JP 2716719B2
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、例えばマイクロ波電力増幅器等に用いられ
るMESFET（METAL SEMICONDUCTOR FIELD−EFECT TRANSIS
TOR）の製造方法に関する。
るMESFET（METAL SEMICONDUCTOR FIELD−EFECT TRANSIS
TOR）の製造方法に関する。
（従来の技術） マイクロ波通信システムの小形、軽量及び高性能化の
要望に伴ない、マイクロ波電力増幅器の固体化が進めら
れつつある。このため、マイクロ波電力増幅器のキーデ
バイスである電力用砒化ガリウムショットキー型電界効
果トランジスタ（以下、電力用GaAs MESFETと略称す
る）の高利得、高出力、高効率、高信頼性への要求が高
まりつつあり、より一層の高性能化が必要となってい
る。
要望に伴ない、マイクロ波電力増幅器の固体化が進めら
れつつある。このため、マイクロ波電力増幅器のキーデ
バイスである電力用砒化ガリウムショットキー型電界効
果トランジスタ（以下、電力用GaAs MESFETと略称す
る）の高利得、高出力、高効率、高信頼性への要求が高
まりつつあり、より一層の高性能化が必要となってい
る。
電力用GaAs MESFETの高利得化、高出力化を実現する
手段として、厚い動作層にリセスを形成した後にこのリ
セス内にゲート電極を形成する、いわゆるリセス構造
や、動作層の直下に動作層とのキャリアの拡散によって
すべて空乏化してしまうほどの薄いＰ型層を設けた、い
わゆるＰ型層埋め込み構造が知られている。
手段として、厚い動作層にリセスを形成した後にこのリ
セス内にゲート電極を形成する、いわゆるリセス構造
や、動作層の直下に動作層とのキャリアの拡散によって
すべて空乏化してしまうほどの薄いＰ型層を設けた、い
わゆるＰ型層埋め込み構造が知られている。
叙上のリセス構造では、寄生抵抗が低減でき、表面空
乏層の影響も少なくできる上にゲート・ドレイン間の電
界集中が緩和されることから、電界効果トランジスタの
電流遮断特性が向上できる。
乏層の影響も少なくできる上にゲート・ドレイン間の電
界集中が緩和されることから、電界効果トランジスタの
電流遮断特性が向上できる。
次に、叙上のＰ型埋め込み構造では、動作層から半絶
縁性GaAs基板へのキャリアの注入が抑えられるため、電
界効果トランジスタの電流遮断特性を劣化させることな
くゲート長を短縮することが可能となり、高利得化が実
現できる。また、イオン注入法を用いた電界効果トラン
ジスタにおいては、Ｐ型層埋め込み構造を採用すること
により動作層のキャリア分布の急峻性が増す結果、低ド
レイン電流におけるgm（相互コンダクタンス）の値を改
善することができ、線形性の向上が図れる利点がある。
縁性GaAs基板へのキャリアの注入が抑えられるため、電
界効果トランジスタの電流遮断特性を劣化させることな
くゲート長を短縮することが可能となり、高利得化が実
現できる。また、イオン注入法を用いた電界効果トラン
ジスタにおいては、Ｐ型層埋め込み構造を採用すること
により動作層のキャリア分布の急峻性が増す結果、低ド
レイン電流におけるgm（相互コンダクタンス）の値を改
善することができ、線形性の向上が図れる利点がある。
従って、両者の構造を兼ね備えた電界効果トランジス
タは、電力用GaAs MESFETとして非常に有効な構造であ
る。
タは、電力用GaAs MESFETとして非常に有効な構造であ
る。
次に、第２図によって従来のイオン注入法を用いた電
力用GaAs MESFETの製造方法を説明する。第２図（ａ）
〜（ｋ）は、電力用GaAs MESFETの製造方法を工程順に
示すいずれも断面図である。
力用GaAs MESFETの製造方法を説明する。第２図（ａ）
〜（ｋ）は、電力用GaAs MESFETの製造方法を工程順に
示すいずれも断面図である。
まず、半絶縁性GaAs基板101の表面に、気相成長法を
用いて第１のSiO2膜102を約7000Åの膜厚に形成した
後、前記第１のSiO2膜102の上面に第１のフォトレジス
ト層103を塗布し、写真蝕刻法により、前記半絶縁性GaA
s基板101の動作層形成予定域上に第１のフォトレジスト
層の開口部103aを設ける（第２図（ａ））。
用いて第１のSiO2膜102を約7000Åの膜厚に形成した
後、前記第１のSiO2膜102の上面に第１のフォトレジス
ト層103を塗布し、写真蝕刻法により、前記半絶縁性GaA
s基板101の動作層形成予定域上に第１のフォトレジスト
層の開口部103aを設ける（第２図（ａ））。
次に、前記第１のフォトレジスト層の開口部103aに露
出した前記第１のSiO2膜102をエッチングにより除去し
た後、前記半絶縁性GaAs基板101の上面からSiイオン注
入201を、注入エネルギ180keV,ドーズ量6.0×1012cm-2
の条件で施す。前記注入されたSiイオンは、前記半絶縁
性GaAs基板101の表面から厚さ約3500Åで分布する。図
中、301は前記注入されたSiイオンの分布域を示す（第
２図（ｂ））。
出した前記第１のSiO2膜102をエッチングにより除去し
た後、前記半絶縁性GaAs基板101の上面からSiイオン注
入201を、注入エネルギ180keV,ドーズ量6.0×1012cm-2
の条件で施す。前記注入されたSiイオンは、前記半絶縁
性GaAs基板101の表面から厚さ約3500Åで分布する。図
中、301は前記注入されたSiイオンの分布域を示す（第
２図（ｂ））。
次に、前記半絶縁性GaAs基板101の表面からBeイオン
注入202を注入エネルギ135keV,ドーズ量1.6×1012cm-2
の条件で施す。Beイオンは、前記動作層領域内で、Siイ
オンよりも深い位置に分布する。図中、302は前記注入
されたBeイオンの分布域を示す（第２図（ｃ））。
注入202を注入エネルギ135keV,ドーズ量1.6×1012cm-2
の条件で施す。Beイオンは、前記動作層領域内で、Siイ
オンよりも深い位置に分布する。図中、302は前記注入
されたBeイオンの分布域を示す（第２図（ｃ））。
次に、前記第１のフォトレジスト層103と、前記第１
のSiO2膜102を除去した後、AsH3 3Torrを含むAr雰囲気
内で、850℃の熱処理を行ない、イオン注入による前記
半絶縁性GaAs基板101のダメージを回復させると同時
に、注入されたイオンを活性化させる。このようにし
て、前記半絶縁性GaAs基板101の動作層形成予定域には
動作層104と、この動作層の直下にＰ型層105が形成され
る。この時の動作層104の層厚は約3500Å，キャリアの
ピーク濃度は約2.3×1017cm-3,P型層105の層厚は約3000
Å，キャリアのピーク濃度は約2.8×1016cm-3となる。
このＰ型層105は、動作層104とのキャリアの拡散により
空乏化する（第２図（ｄ））。
のSiO2膜102を除去した後、AsH3 3Torrを含むAr雰囲気
内で、850℃の熱処理を行ない、イオン注入による前記
半絶縁性GaAs基板101のダメージを回復させると同時
に、注入されたイオンを活性化させる。このようにし
て、前記半絶縁性GaAs基板101の動作層形成予定域には
動作層104と、この動作層の直下にＰ型層105が形成され
る。この時の動作層104の層厚は約3500Å，キャリアの
ピーク濃度は約2.3×1017cm-3,P型層105の層厚は約3000
Å，キャリアのピーク濃度は約2.8×1016cm-3となる。
このＰ型層105は、動作層104とのキャリアの拡散により
空乏化する（第２図（ｄ））。
次に、前記半絶縁性GaAs基板101の上面に、気相成長
法を用いて、第２のSiO2膜112を約3000Åの厚さに形成
する。ついで、前記第２のSiO2膜112の上面に第２のフ
ォトレジスト層113を塗布し、写真蝕刻法により、ソー
ス電極並びにドレイン電極形成予定域に第２のフォトレ
ジスト層の開口部113aを設ける（第２図（ｅ））。
法を用いて、第２のSiO2膜112を約3000Åの厚さに形成
する。ついで、前記第２のSiO2膜112の上面に第２のフ
ォトレジスト層113を塗布し、写真蝕刻法により、ソー
ス電極並びにドレイン電極形成予定域に第２のフォトレ
ジスト層の開口部113aを設ける（第２図（ｅ））。
次に、前記第２のフォトレジスト層の開口部113aに露
出した前記第２のSiO2膜112にエッチングを施して開口
部112aを設け、ソース電極並びにドレイン電極形成予定
域の動作層104の表面を露出させる（第２図（ｆ））。
出した前記第２のSiO2膜112にエッチングを施して開口
部112aを設け、ソース電極並びにドレイン電極形成予定
域の動作層104の表面を露出させる（第２図（ｆ））。
次に、前記半絶縁性GaAs基板101の上方からGeを12重
量パーセント含むAuを約2000Åの厚さに蒸着しこれにリ
フトオフを施し、ソース電極並びにドレイン電極の形成
予定域のみ残した後、420℃で熱処理を施して前記動作
層104の上面にソース電極106S,ドレイン電極106Dを形成
する（第２図（ｇ））。
量パーセント含むAuを約2000Åの厚さに蒸着しこれにリ
フトオフを施し、ソース電極並びにドレイン電極の形成
予定域のみ残した後、420℃で熱処理を施して前記動作
層104の上面にソース電極106S,ドレイン電極106Dを形成
する（第２図（ｇ））。
次に、前記半絶縁性GaAs基板101の上面に第３のフォ
トレジスト層123を塗布した後、写真蝕刻法により、ゲ
ート電極形成予定域に第３のフォトレジスト層の開口部
123aを設ける（第２図（ｈ））。
トレジスト層123を塗布した後、写真蝕刻法により、ゲ
ート電極形成予定域に第３のフォトレジスト層の開口部
123aを設ける（第２図（ｈ））。
次に、前記第３のフォトレジスト層の開口部123aに露
出した前記第２のSiO2膜112をエッチングにより除去し
て第２のSiO2膜の開口部112aを形成し、前記動作層104
の表面を露出させる（第２図（ｉ））。
出した前記第２のSiO2膜112をエッチングにより除去し
て第２のSiO2膜の開口部112aを形成し、前記動作層104
の表面を露出させる（第２図（ｉ））。
次に、前記第３のフォトレジスト層の開口部123aに露
出した動作層104にエッチングを施し、深さ約2000Åの
リセス107を形成する（第２図（ｊ））。
出した動作層104にエッチングを施し、深さ約2000Åの
リセス107を形成する（第２図（ｊ））。
次に、前記半絶縁性GaAs基板101の表面にAlを約6000
Åの厚さに蒸着を施した後、リフトオフ法によりゲート
電極106Gを形成する（第２図（ｋ））。
Åの厚さに蒸着を施した後、リフトオフ法によりゲート
電極106Gを形成する（第２図（ｋ））。
叙上の製造方法によって、リセス107を有し、かつ動
作層104直下にＰ型層105を備えた電力用GaAs MESFETが
形成できる。
作層104直下にＰ型層105を備えた電力用GaAs MESFETが
形成できる。
（発明が解決しようとする課題） ここで、イオン注入法による深さ方向のキャリア濃度
分布について説明する。深さｘに対するキャリア濃度ｎ
（ｘ）は次式で表わせる。
分布について説明する。深さｘに対するキャリア濃度ｎ
（ｘ）は次式で表わせる。
ここに、φは単位面積当りのイオンの数（ドーズ
量）、RPは注入された平均的な深さ、ΔRPは注入イオン
の拡がりを表わす係数である。そして、RP,ΔRPの値
は、基板の材質，注入イオン種，注入エネルギによって
決まる。この内、注入エネルギに対しては、RP,ΔRPは
ともに単調増加する。
量）、RPは注入された平均的な深さ、ΔRPは注入イオン
の拡がりを表わす係数である。そして、RP,ΔRPの値
は、基板の材質，注入イオン種，注入エネルギによって
決まる。この内、注入エネルギに対しては、RP,ΔRPは
ともに単調増加する。
従って、上記従来例で説明した様に、Beイオンを厚い
動作層を貫通して動作層直下の位置に注入する場合に
は、高いエネルギで注入しなければならない。このため
ΔRPが大きくなり、注入イオン（Be）の分布は拡がり、
その結果Ｐ型層は厚くなる。また、ΔRPの増加に伴な
い、キャリアのピーク濃度 も低下する。Ｐ型層の濃度が低下すると、動作層とＰ型
層間のエネルギ障壁の高さが低下し、半絶縁性基板へキ
ャリアの注入が起こりやすくなるため、FETの電流遮断
特性が低下する。一方、この濃度低下を補うためにドー
ズ量を増大した場合には、Ｐ型層は厚くなり、空乏化し
ないＰ型層が動作層下に残ってしまい、この層を介して
ソース・ドレイン電極間にリーク電流が流れ、FETの電
流遮断特性が低下する問題がある。
動作層を貫通して動作層直下の位置に注入する場合に
は、高いエネルギで注入しなければならない。このため
ΔRPが大きくなり、注入イオン（Be）の分布は拡がり、
その結果Ｐ型層は厚くなる。また、ΔRPの増加に伴な
い、キャリアのピーク濃度 も低下する。Ｐ型層の濃度が低下すると、動作層とＰ型
層間のエネルギ障壁の高さが低下し、半絶縁性基板へキ
ャリアの注入が起こりやすくなるため、FETの電流遮断
特性が低下する。一方、この濃度低下を補うためにドー
ズ量を増大した場合には、Ｐ型層は厚くなり、空乏化し
ないＰ型層が動作層下に残ってしまい、この層を介して
ソース・ドレイン電極間にリーク電流が流れ、FETの電
流遮断特性が低下する問題がある。
以上のことから、寄生抵抗を低減し、ゲート・ドレイ
ン間の電界集中の緩和を図るため、動作層を厚くしたFE
Tを製造する場合、従来の製造方法では、Beイオンの注
入エネルギを高く設定する必要があるため、動作層直下
に高濃度でかつ、有効なＰ型層を形成することが難しく
なるという欠点があった。
ン間の電界集中の緩和を図るため、動作層を厚くしたFE
Tを製造する場合、従来の製造方法では、Beイオンの注
入エネルギを高く設定する必要があるため、動作層直下
に高濃度でかつ、有効なＰ型層を形成することが難しく
なるという欠点があった。
本発明は、上記の欠点を除去すべくなされたもので、
厚い動作層を有するにもかかわらず、高濃度で、かつ薄
いＰ型層を、リセスを形成した領域の動作層直下に設け
ることを可能にし、高ドレイン耐圧、低寄生抵抗を実現
するイオン注入型のMESFETの製造方法を提供するもので
ある。
厚い動作層を有するにもかかわらず、高濃度で、かつ薄
いＰ型層を、リセスを形成した領域の動作層直下に設け
ることを可能にし、高ドレイン耐圧、低寄生抵抗を実現
するイオン注入型のMESFETの製造方法を提供するもので
ある。
（課題を解決するための手段） 前記課題を解決するために、本発明はMESFETの製造方
法において、半絶縁性半導体基板の一主面にドナイオン
注入を施して動作層を形成する工程と、前記動作層にお
けるゲート電極形成予定域にリセスを形成する工程と、
前記リセスを含む動作層の少なくとも一部にアクセプタ
イオン注入を施して前記リセスの直下にＰ型層を形成す
る工程と、前記半絶縁性半導体基板にアニールを施す工
程を含むことを特徴とする。
法において、半絶縁性半導体基板の一主面にドナイオン
注入を施して動作層を形成する工程と、前記動作層にお
けるゲート電極形成予定域にリセスを形成する工程と、
前記リセスを含む動作層の少なくとも一部にアクセプタ
イオン注入を施して前記リセスの直下にＰ型層を形成す
る工程と、前記半絶縁性半導体基板にアニールを施す工
程を含むことを特徴とする。
（作 用） 本発明によれば、予めリセスを設け薄膜化した動作層
形成予定域にアクセプタイオンを注入し、リセス部の動
作層直下にＰ型層を形成する。このため、アクセプタイ
オンの注入エネルギが低く抑えられることから、注入イ
オンの拡がりを示す係数である前記ΔRPも小さくなり、
高濃度で厚みが薄いＰ型層を、リセスが設けられた領域
の動作層直下に形成できる。
形成予定域にアクセプタイオンを注入し、リセス部の動
作層直下にＰ型層を形成する。このため、アクセプタイ
オンの注入エネルギが低く抑えられることから、注入イ
オンの拡がりを示す係数である前記ΔRPも小さくなり、
高濃度で厚みが薄いＰ型層を、リセスが設けられた領域
の動作層直下に形成できる。
（実施例） 以下、本発明の一実施例を第１図を参照して説明す
る。
る。
第１図（ａ）〜（ｌ）は本発明にかかる電力用GaAs M
ESFETの製造方法を工程順に示すいずれも断面図であ
る。
ESFETの製造方法を工程順に示すいずれも断面図であ
る。
まず、半絶縁性GaAs基板101の表面に、気相成長法を
用いて第１のSiO2膜11を約7000Åの膜厚に形成した後、
前記第１のSiO2膜11の上面に第１のフォトレジスト層12
を塗布し、写真蝕刻法により、前記半絶縁性GaAs基板10
1の動作層形成予定域上に第１のフォトレジスト層の開
口部12aを設ける（第１図（ａ））。
用いて第１のSiO2膜11を約7000Åの膜厚に形成した後、
前記第１のSiO2膜11の上面に第１のフォトレジスト層12
を塗布し、写真蝕刻法により、前記半絶縁性GaAs基板10
1の動作層形成予定域上に第１のフォトレジスト層の開
口部12aを設ける（第１図（ａ））。
次に、前記第１のフォトレジスト層の開口部12aに露
出した第１のSiO2膜11をエッチングにより除去した後、
前記半絶縁性GaAs基板101の上面からSiイオン注入14
を、注入エネルギ250keV,ドーズ量7.0×1012cm-2の条件
で注入する。注入されたSiイオンは、前記半絶縁性GaAs
基板101表面から約4500Åの厚さで分布する。図中、13
は前記注入されたSiイオンの分布域を示す（第１図
（ｂ））。
出した第１のSiO2膜11をエッチングにより除去した後、
前記半絶縁性GaAs基板101の上面からSiイオン注入14
を、注入エネルギ250keV,ドーズ量7.0×1012cm-2の条件
で注入する。注入されたSiイオンは、前記半絶縁性GaAs
基板101表面から約4500Åの厚さで分布する。図中、13
は前記注入されたSiイオンの分布域を示す（第１図
（ｂ））。
次に、前記半絶縁性GaAs基板101の上面にある、前記
第１のフォトレジスト層12を除去した後、第２のフォト
レジスト層22を塗布し、写真蝕刻法により動作層形成予
定域内のゲート電極形成部に、第２のフォトレジスト層
の開口部22aを設ける（第１図（ｃ））。
第１のフォトレジスト層12を除去した後、第２のフォト
レジスト層22を塗布し、写真蝕刻法により動作層形成予
定域内のゲート電極形成部に、第２のフォトレジスト層
の開口部22aを設ける（第１図（ｃ））。
次に、前記第２のフォトレジスト層開口部22aに露出
した前記半絶縁性GaAs基板101にエッチングを施し、深
さ約3000Åのリセス15を形成する（第１図（ｄ））。
した前記半絶縁性GaAs基板101にエッチングを施し、深
さ約3000Åのリセス15を形成する（第１図（ｄ））。
次に、前記第２のフォトレジスト層22を除去したの
ち、前記半絶縁性GaAs基板101の表面からBeイオン注入1
6を、注入エネルギ70keV,ドーズ量0.9×1012cm-2の条件
で施す。これにより、Beイオンは、動作層形成領域のリ
セス部15では、Siイオン分布域13よりも深い位置の分布
域17に分布する。一方、リセス以外の動作層形成領域に
注入されたBeイオンは、動作層の浅い分布域18に分布す
る（第１図（ｅ））。
ち、前記半絶縁性GaAs基板101の表面からBeイオン注入1
6を、注入エネルギ70keV,ドーズ量0.9×1012cm-2の条件
で施す。これにより、Beイオンは、動作層形成領域のリ
セス部15では、Siイオン分布域13よりも深い位置の分布
域17に分布する。一方、リセス以外の動作層形成領域に
注入されたBeイオンは、動作層の浅い分布域18に分布す
る（第１図（ｅ））。
次に、前記第１のSiO2膜11を除去した後、AsH3 3Torr
を含むAr雰囲気内で850℃の熱処理を行ない、イオン注
入による前記半絶縁性GaAs基板101のダメージを回復さ
せると同時に注入したイオンを活性化させる。これによ
り、前記半絶縁性GaAs基板101における動作層形成予定
域には、層厚が約4500Åでピークキャリア濃度が2.3×1
017cm-3の動作層23が、また、リセス15を設けた領域の
動作層直下には、層厚が約1000Å，ピークキャリア濃度
が2.8×1016cm-3のＰ型層27が形成される。このＰ型層2
7は動作層23とのキャリアの拡散によりすべて空乏化さ
れる。なお、リセス15を設けた以外の動作層領域に注入
されたBeイオンは前記半絶縁性GaAs基板101の表面から
深さ約1800Åの近傍ではキャリア濃度が１割程度低下す
るが、リセス15の底部よりも上方に位置するためにFET
の特性は支障は来たさない。従って、動作層23のリセス
15を設けた領域の動作層直下のみに、高濃度で、層厚の
小さい有効なＰ型層が形成されることになる（第１図
（ｆ））。
を含むAr雰囲気内で850℃の熱処理を行ない、イオン注
入による前記半絶縁性GaAs基板101のダメージを回復さ
せると同時に注入したイオンを活性化させる。これによ
り、前記半絶縁性GaAs基板101における動作層形成予定
域には、層厚が約4500Åでピークキャリア濃度が2.3×1
017cm-3の動作層23が、また、リセス15を設けた領域の
動作層直下には、層厚が約1000Å，ピークキャリア濃度
が2.8×1016cm-3のＰ型層27が形成される。このＰ型層2
7は動作層23とのキャリアの拡散によりすべて空乏化さ
れる。なお、リセス15を設けた以外の動作層領域に注入
されたBeイオンは前記半絶縁性GaAs基板101の表面から
深さ約1800Åの近傍ではキャリア濃度が１割程度低下す
るが、リセス15の底部よりも上方に位置するためにFET
の特性は支障は来たさない。従って、動作層23のリセス
15を設けた領域の動作層直下のみに、高濃度で、層厚の
小さい有効なＰ型層が形成されることになる（第１図
（ｆ））。
次に、前記半絶縁性GaAs基板101の表面に、気相成長
法を用いて、第２のSiO2膜21を約3000Åの厚さで形成し
た後、この第２のSiO2膜21の上面に第３のフォトレジス
ト層32を塗布し、写真蝕刻法により、ソース電極並びに
ドレイン電極形成予定域の第３のフォトレジスト層に開
口部32aを設ける（第１図（ｇ））。
法を用いて、第２のSiO2膜21を約3000Åの厚さで形成し
た後、この第２のSiO2膜21の上面に第３のフォトレジス
ト層32を塗布し、写真蝕刻法により、ソース電極並びに
ドレイン電極形成予定域の第３のフォトレジスト層に開
口部32aを設ける（第１図（ｇ））。
次に、前記第３のフォトレジスト層の開口部32aに露
出した前記第２のSiO2膜21にエッチングを施して除去
し、ソース電極並びにドレイン電極形成予定域の動作層
23の表面を露出させる（第１図（ｈ））。
出した前記第２のSiO2膜21にエッチングを施して除去
し、ソース電極並びにドレイン電極形成予定域の動作層
23の表面を露出させる（第１図（ｈ））。
次に、前記半絶縁性GaAs基板101の上方からGeを12重
量パーセントを含むAuを約2000Åの厚さに蒸着し、リフ
トオフを施した後、420℃で処理し、前記動作層23上
に、ソース電極160Sおよびドレイン電極106Dを形成する
（第１図（ｉ））。
量パーセントを含むAuを約2000Åの厚さに蒸着し、リフ
トオフを施した後、420℃で処理し、前記動作層23上
に、ソース電極160Sおよびドレイン電極106Dを形成する
（第１図（ｉ））。
次に、前記半絶縁性GaAs基板101の上面に、第４のフ
ォトレジスト層42を塗布し、写真蝕刻法により、ゲート
電極形成予定域に第４のフォトレジスト層の開口部42a
を設ける（第１図（ｊ））。
ォトレジスト層42を塗布し、写真蝕刻法により、ゲート
電極形成予定域に第４のフォトレジスト層の開口部42a
を設ける（第１図（ｊ））。
次に、前記第４のフォトレジスト層の開口部42aに露
出した第２のSiO2膜21にエッチングを施して除去する
（第１図（ｋ））。
出した第２のSiO2膜21にエッチングを施して除去する
（第１図（ｋ））。
次に、前記半絶縁性GaAs基板101の上面にAlを約6000
Åの層厚に蒸着した後、リフトオフ法により、リセス15
内にゲート電極106Gを形成する（第１図（ｌ））。
Åの層厚に蒸着した後、リフトオフ法により、リセス15
内にゲート電極106Gを形成する（第１図（ｌ））。
以上の製造方法により、層厚が薄いＰ型層がリセスの
下の動作層直下に設けられた電力用GaAs MESFETが形成
できる。
下の動作層直下に設けられた電力用GaAs MESFETが形成
できる。
叙上の如く本発明によれば、厚い動作層を用いたイオ
ン注入型電力用GaAs MESFETにおいても、高濃度で、し
かも層厚の薄いＰ型層を動作層の直下に設けることがで
きる。このため、本発明にかかる電力用GaAs MESFETの
製造方法によれば、寄生抵抗が小さく、ドレイン耐圧が
高く、かつ、ゲートバイアスを深くしても、gm低下の小
さい、高利得，高出力の電力用GaAs MESFETを実現でき
る顕著な利点がある。
ン注入型電力用GaAs MESFETにおいても、高濃度で、し
かも層厚の薄いＰ型層を動作層の直下に設けることがで
きる。このため、本発明にかかる電力用GaAs MESFETの
製造方法によれば、寄生抵抗が小さく、ドレイン耐圧が
高く、かつ、ゲートバイアスを深くしても、gm低下の小
さい、高利得，高出力の電力用GaAs MESFETを実現でき
る顕著な利点がある。
なお、本発明の実施例として電力用GaAs MESFETに適
用した場合について詳述したが、これに限定されるもの
でなく、低雑音MESFET等の電界効果トランジスタにも適
用できることは言うまでもない。
用した場合について詳述したが、これに限定されるもの
でなく、低雑音MESFET等の電界効果トランジスタにも適
用できることは言うまでもない。
第１図（ａ）〜（ｌ）は本発明の一実施例の電力用GaAs
MESFETの製造方法を工程順に示すいずれも断面図、第
２図（ａ）〜（ｋ）は従来の電力用GaAs MESFETの製造
方法を工程順に示すいずれも断面図である。 11……第１のSiO2膜 21……第２のSiO2膜 12……第１のフォトレジスト層 22……第２のフォトレジスト層 32……第３のフォトレジスト層 42……第４のフォトレジスト層 23……動作層 27……Ｐ型層
MESFETの製造方法を工程順に示すいずれも断面図、第
２図（ａ）〜（ｋ）は従来の電力用GaAs MESFETの製造
方法を工程順に示すいずれも断面図である。 11……第１のSiO2膜 21……第２のSiO2膜 12……第１のフォトレジスト層 22……第２のフォトレジスト層 32……第３のフォトレジスト層 42……第４のフォトレジスト層 23……動作層 27……Ｐ型層
Claims (1)
- 【請求項１】半絶縁性半導体基板の一主面にドナイオン
注入を施して動作層を形成する工程と、前記動作層にお
けるゲート電極形成予定域にリセスを形成する工程と、
前記リセスを含む動作層の少くとも一部にアクセプタイ
オン注入を施して前記リセスの直下にＰ型層を形成する
工程と、前記半絶縁性半導体基板にアニールを施す工程
を含むことを特徴とするMESFETの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63049741A JP2716719B2 (ja) | 1988-03-04 | 1988-03-04 | Ｍｅｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63049741A JP2716719B2 (ja) | 1988-03-04 | 1988-03-04 | Ｍｅｓｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01225169A JPH01225169A (ja) | 1989-09-08 |
| JP2716719B2 true JP2716719B2 (ja) | 1998-02-18 |
Family
ID=12839612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63049741A Expired - Lifetime JP2716719B2 (ja) | 1988-03-04 | 1988-03-04 | Ｍｅｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2716719B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2746482B2 (ja) * | 1991-02-14 | 1998-05-06 | 三菱電機株式会社 | 電界効果型トランジスタ及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5469388A (en) * | 1977-11-14 | 1979-06-04 | Matsushita Electric Ind Co Ltd | Junction type field effect semiconductor device and its production |
| JPS5648177A (en) * | 1979-09-28 | 1981-05-01 | Hitachi Ltd | Junction field effect semiconductor device and its preparation |
| JPS5772388A (en) * | 1980-10-24 | 1982-05-06 | Hitachi Ltd | Junction type field-effect semiconductor device and its manufacdure |
-
1988
- 1988-03-04 JP JP63049741A patent/JP2716719B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01225169A (ja) | 1989-09-08 |
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