JPS60149171A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60149171A JPS60149171A JP480584A JP480584A JPS60149171A JP S60149171 A JPS60149171 A JP S60149171A JP 480584 A JP480584 A JP 480584A JP 480584 A JP480584 A JP 480584A JP S60149171 A JPS60149171 A JP S60149171A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は化合物半導体の電界効果トランジスタに係シ、
特にゲート・ショットキ特性とソース・ドレイン電極の
接触抵抗の両方を最適化したセル７アライン構造電界効
果トランジスタに関する。
特にゲート・ショットキ特性とソース・ドレイン電極の
接触抵抗の両方を最適化したセル７アライン構造電界効
果トランジスタに関する。
第１図に示す従来のセルフ・アライン構造電界効果トラ
ンジスタは、ゲート電極２に近接してキャリア濃度の高
いｎ＋層４がある。なお、図中の１は半絶縁性ＧａＡ３
基板、３はｎ型活性層、５はソース・ドレイン電極であ
る。そのためゲート電極の耐圧が劣化する恐れがちシ、
それを防ぐために第２図に示すように、ｎ＋層４をイオ
ン打込みにより形成する時に打込みエネルギーを尚くし
、表面付近のキャリア濃度を低くしていた。ところが表
面キャリア磯度の低いｎ＋層にソース・ドレインオーミ
ック電′ＪＩＩ！、５を形成すると、その接触抵抗が高
くなり素子特性を劣化させる鳳因となる。
ンジスタは、ゲート電極２に近接してキャリア濃度の高
いｎ＋層４がある。なお、図中の１は半絶縁性ＧａＡ３
基板、３はｎ型活性層、５はソース・ドレイン電極であ
る。そのためゲート電極の耐圧が劣化する恐れがちシ、
それを防ぐために第２図に示すように、ｎ＋層４をイオ
ン打込みにより形成する時に打込みエネルギーを尚くし
、表面付近のキャリア濃度を低くしていた。ところが表
面キャリア磯度の低いｎ＋層にソース・ドレインオーミ
ック電′ＪＩＩ！、５を形成すると、その接触抵抗が高
くなり素子特性を劣化させる鳳因となる。
すなわち接触抵抗を減少させるためには、ｎ＋層４の表
面キャリア？＃度Ｊｌ′ｉ尚い方が良い。
面キャリア？＃度Ｊｌ′ｉ尚い方が良い。
本発明の目的は、ゲートのショットキ耐圧とソース・ド
レイン電極の接触抵抗の双方を最適化する素子構造を提
供することにある。
レイン電極の接触抵抗の双方を最適化する素子構造を提
供することにある。
上記２つの条件を満たすため、本発明ではｎ＋層４を２
つの部分に分け、ゲート電極２の近傍ではキャリア濃度
を表面付近で低くシ、ソース・ドレイシミ極５の直下で
は表面付近のキャリア濃度を高くして、上記２つをどち
らも最適化するものである。
つの部分に分け、ゲート電極２の近傍ではキャリア濃度
を表面付近で低くシ、ソース・ドレイシミ極５の直下で
は表面付近のキャリア濃度を高くして、上記２つをどち
らも最適化するものである。
実施例１
以下、本発明の一実施例を第３図によシ説明する。この
例ではホトリソグラフィ技術を用い、ホトレジストをマ
スクとしたｎ＋イオン打込み、およびリフトオフ法によ
る電極形成によってトランジスタを形成するものである
。まず半絶縁性ＱａＡｓ基板を適当な前処理後、ホトレ
ジスト＝マスクとしてｎ型活性層３のイオン打込みを行
なう。
例ではホトリソグラフィ技術を用い、ホトレジストをマ
スクとしたｎ＋イオン打込み、およびリフトオフ法によ
る電極形成によってトランジスタを形成するものである
。まず半絶縁性ＱａＡｓ基板を適当な前処理後、ホトレ
ジスト＝マスクとしてｎ型活性層３のイオン打込みを行
なう。
この時打込みイオンはＳｉ１エネルギー２５〜７５ Ｋ
ｅ Ｖｚ ドーズ量０．５〜４ Ｘ １０”ｃｍりと
する。次に同様にホトレジストをマスクとして、図に示
すようなゲート部分（長さ１μｍ）を除いてｎ＋イオン
打込み４を行なう。この時、ゲート電極２の耐圧を高く
するためＢｔイオンを１５０〜２００ＫｅＶ、 ’ｉ〜
５ｘｌ Ｏ”、ｃｍ−”と高イエネルギーで打込むこと
によシ表面キャリア濃度を低くする。次に上記ゲート部
分からマスク合わせの余裕を考えて２μｍ離して、浅い
ｎ＋層４１のイオン打込みを行なう。この時の打込み条
件は例えば１００ＫｅＶ。
ｅ Ｖｚ ドーズ量０．５〜４ Ｘ １０”ｃｍりと
する。次に同様にホトレジストをマスクとして、図に示
すようなゲート部分（長さ１μｍ）を除いてｎ＋イオン
打込み４を行なう。この時、ゲート電極２の耐圧を高く
するためＢｔイオンを１５０〜２００ＫｅＶ、 ’ｉ〜
５ｘｌ Ｏ”、ｃｍ−”と高イエネルギーで打込むこと
によシ表面キャリア濃度を低くする。次に上記ゲート部
分からマスク合わせの余裕を考えて２μｍ離して、浅い
ｎ＋層４１のイオン打込みを行なう。この時の打込み条
件は例えば１００ＫｅＶ。
５層１０ｍ２〜ｌＸ１０”ｃｍ−”、５０ＫｅＶ、１〜
５Ｘ１０”ｃｍ−２の２重打込みとする。この後、浅い
打込み層４１よシさらに外側に１μｍ離してＡｕＧｅ−
Ｎｉ −ＡＬＩのソース・ドレイン金属をリフト・オフ
法により形成し４００Ｃ３分間のアロイによシ、オーミ
ック電極とする。さらにＦＥＴのゲート電極には長さ２
μｍのＡｔを活性層３の全面をおおうようにリフトオフ
法によシ形成する。この時活性層３はすべてゲート電極
２におシわれると共に、ゲート電極２はｎ ” Ｊｉ！
４とは接触するが、ｎ３層４は表面画度が低いためゲ
ート耐圧の劣化はない。一方、ソース・ドレイン電＆５
の直下にはゲート電極２とは接触しないように浅い０１
層４１が形成しており、ンー°ス・ドレイン電極の接触
抵抗の劣化もない。
５Ｘ１０”ｃｍ−２の２重打込みとする。この後、浅い
打込み層４１よシさらに外側に１μｍ離してＡｕＧｅ−
Ｎｉ −ＡＬＩのソース・ドレイン金属をリフト・オフ
法により形成し４００Ｃ３分間のアロイによシ、オーミ
ック電極とする。さらにＦＥＴのゲート電極には長さ２
μｍのＡｔを活性層３の全面をおおうようにリフトオフ
法によシ形成する。この時活性層３はすべてゲート電極
２におシわれると共に、ゲート電極２はｎ ” Ｊｉ！
４とは接触するが、ｎ３層４は表面画度が低いためゲ
ート耐圧の劣化はない。一方、ソース・ドレイン電＆５
の直下にはゲート電極２とは接触しないように浅い０１
層４１が形成しており、ンー°ス・ドレイン電極の接触
抵抗の劣化もない。
実施例２
第４図は本発明の第２の実施例として、セルファライン
ＱａＡｓＦＥＴに適用した例である。この例では、まず
半絶縁性ＧａＡ３基板を適当な前処理後、ホトレジスト
をマスクとしてｎ型活性層３のイオン打込みを行なう。
ＱａＡｓＦＥＴに適用した例である。この例では、まず
半絶縁性ＧａＡ３基板を適当な前処理後、ホトレジスト
をマスクとしてｎ型活性層３のイオン打込みを行なう。
この時の打込み条件は、Ｓｉイオンを２５〜７５ＫｅＶ
、０．５〜４Ｘ１０”Ｃｍ−２とする。これを８５０Ｃ
２０分間のアニールで活性化した後、スパッタ法により
タングステンシリサイドのゲート電極２を形成する。こ
のゲート電極をマスクとしてＳｉイオンを１５０〜２０
０ＫｅＶ、１〜５ Ｘ １０” ｃｍ−”の尚エネルギ
ーで打込み０４層４を形成する。この低い狭面ｓ匿の０
４層４に加えて、ゲート電極からは１μｍ離れたソース
・ドレイン電極直下に浅いｎ９イオン打込み層４１を形
成し接触抵抗の劣化を防ぐ。この打込み層を８００ｔｌ
ｌ’２０分間のアニールで活性化した後、ソース・ドレ
イン電極５ （ＡｕＧｅ−Ｎｉ−＝Ａ”）をリフトオフ
法で形成しＰＥＴとする。
、０．５〜４Ｘ１０”Ｃｍ−２とする。これを８５０Ｃ
２０分間のアニールで活性化した後、スパッタ法により
タングステンシリサイドのゲート電極２を形成する。こ
のゲート電極をマスクとしてＳｉイオンを１５０〜２０
０ＫｅＶ、１〜５ Ｘ １０” ｃｍ−”の尚エネルギ
ーで打込み０４層４を形成する。この低い狭面ｓ匿の０
４層４に加えて、ゲート電極からは１μｍ離れたソース
・ドレイン電極直下に浅いｎ９イオン打込み層４１を形
成し接触抵抗の劣化を防ぐ。この打込み層を８００ｔｌ
ｌ’２０分間のアニールで活性化した後、ソース・ドレ
イン電極５ （ＡｕＧｅ−Ｎｉ−＝Ａ”）をリフトオフ
法で形成しＰＥＴとする。
実施例３
與５図は本発明のもう１つの実施例として、セルフ・ア
ラインＧａＡｓＰＥＴ に適用した例で必る。
ラインＧａＡｓＰＥＴ に適用した例で必る。
この例では、まず半絶縁性ＧａＡＳ基板を適当な前処理
後、ホトレジストをマスクとしてｎ型活性層３のイオン
打込みを行なう。この時の打込み条件は、前２例と同様
Ｓｉイオ：／ ２５〜７５ＫｅＶ、 ０．５〜４ Ｘ
１０’ ２ｃｍ−”とする。これを８５００２０分間の
アニールで活性化した稜、スパッタ法によシタングステ
ン・シリサイドのゲート電極２を形成する。
後、ホトレジストをマスクとしてｎ型活性層３のイオン
打込みを行なう。この時の打込み条件は、前２例と同様
Ｓｉイオ：／ ２５〜７５ＫｅＶ、 ０．５〜４ Ｘ
１０’ ２ｃｍ−”とする。これを８５００２０分間の
アニールで活性化した稜、スパッタ法によシタングステ
ン・シリサイドのゲート電極２を形成する。
このゲート電極をマスクとしてＳｉ＋イオンを１５０〜
ｚｏｏｘｅｖ、１〜５Ｘ１０”ｏｎ−”の＾エネルギー
て打込み０４層４を形成する。この時ＩＩ”層４のうち
、ゲート電極２と接触する部分は表面娘度が低く、ゲー
ト電極の耐圧が劣化する恐れはない。
ｚｏｏｘｅｖ、１〜５Ｘ１０”ｏｎ−”の＾エネルギー
て打込み０４層４を形成する。この時ＩＩ”層４のうち
、ゲート電極２と接触する部分は表面娘度が低く、ゲー
ト電極の耐圧が劣化する恐れはない。
次にゲート電極２を含めた全面にブラズムＣＶＤ法によ
シｓａＮを２０００〜５ｏｏｏＡｓ着する。これを平行
平板型の反応性ドライエツチング装置（ＲＩＥ）によシ
、第５図６に示すようにゲート電極２の側面にのみＳｉ
Ｎが残るようにエツチングして、ゲート電極側面に側壁
を形成する。この状態でゲート電極２と側壁５ｉＮｃ；
をマスクとして浅いｎ＋層４１を形成する。この打込み
条件は１００ＫｅＶ、 ５Ｘ １０” 〜ＩＸ １０”
ｃｍ−”、５０ Ｋｅｙ、 １〜５Ｘ１０１２ｃｒｎ
−”の二重打込みとする。次にこの全面にＣＶＤ法によ
シＳ １０２を１０００〜３０００人被着して保護膜と
し８００Ｇ２０分間のアニールを行なって０１層４．４
１の活性化を行なう。この後ＨＦによｆｉｓｔｏ、保護
膜を除去しＡｕＧｅ−Ｎｉ−Ａｕのオーミック電極を被
着する。この時、丹びゲート電極２と側壁６がマスクと
なるため、ソース・ドレイン電極５は浅いｎ” 膚４１
と全く同じ位置に被着（セルフ・アライン）される。さ
らにホトレジストによシ平坦化しゲート電極２の上に付
いた電極のみを露出させてイオンミリングによシこれを
除去すれば、第４図に示すセルフ・アライン構造が完成
する。この時浅い０９層４１はソース・ドレイン電極直
下のみＫあって接触抵抗の低減に役立ち、しかもゲート
電極２とは側壁５ｉＮ６でへだてられているためゲート
・ショットキ特性の劣化はなく、高性能のセルフ・アラ
インＦＥＴが完成する。
シｓａＮを２０００〜５ｏｏｏＡｓ着する。これを平行
平板型の反応性ドライエツチング装置（ＲＩＥ）によシ
、第５図６に示すようにゲート電極２の側面にのみＳｉ
Ｎが残るようにエツチングして、ゲート電極側面に側壁
を形成する。この状態でゲート電極２と側壁５ｉＮｃ；
をマスクとして浅いｎ＋層４１を形成する。この打込み
条件は１００ＫｅＶ、 ５Ｘ １０” 〜ＩＸ １０”
ｃｍ−”、５０ Ｋｅｙ、 １〜５Ｘ１０１２ｃｒｎ
−”の二重打込みとする。次にこの全面にＣＶＤ法によ
シＳ １０２を１０００〜３０００人被着して保護膜と
し８００Ｇ２０分間のアニールを行なって０１層４．４
１の活性化を行なう。この後ＨＦによｆｉｓｔｏ、保護
膜を除去しＡｕＧｅ−Ｎｉ−Ａｕのオーミック電極を被
着する。この時、丹びゲート電極２と側壁６がマスクと
なるため、ソース・ドレイン電極５は浅いｎ” 膚４１
と全く同じ位置に被着（セルフ・アライン）される。さ
らにホトレジストによシ平坦化しゲート電極２の上に付
いた電極のみを露出させてイオンミリングによシこれを
除去すれば、第４図に示すセルフ・アライン構造が完成
する。この時浅い０９層４１はソース・ドレイン電極直
下のみＫあって接触抵抗の低減に役立ち、しかもゲート
電極２とは側壁５ｉＮ６でへだてられているためゲート
・ショットキ特性の劣化はなく、高性能のセルフ・アラ
インＦＥＴが完成する。
本発明によれば、直列抵抗を低減させるためにｎ＋層と
ゲート電極とを接近、あるいは接触させたＦＥＴにおい
て、ゲートのショットキ耐圧を劣化させずに、ソース・
ドレイン電極の接触抵抗を低減させることができるので
、さらに直列抵抗を低減でき、高性能のＦＥＴを得るこ
とができる。
ゲート電極とを接近、あるいは接触させたＦＥＴにおい
て、ゲートのショットキ耐圧を劣化させずに、ソース・
ドレイン電極の接触抵抗を低減させることができるので
、さらに直列抵抗を低減でき、高性能のＦＥＴを得るこ
とができる。
第１図は従来のセルフ・アライメント型ＦＥＴの断面図
で、第２図はとのｎ＋層４の深さ方向のキャリア濃度分
布を示す曲線図である。第３．４゜５図はそれぞれ本発
明の一実施例になるＦＥＴの構造を示す断面図であ如、
第３図はｎ１層とゲート電極が重なシ合った構造、第４
図はｎ＋層のみゲート電極とセルフ・アラインされ、ソ
ース・ドレイン電極の離れている構造、第５図はｎ＋層
・ソース・ドレイン電極共にセルフ・アライン化された
構造をもりＦＥＴを示している。 １・・・半絶縁性ＧａＡＳ基板、２・・・ゲート電極、
３・・・ｎ型活性層、４・・・ｎＪｔＬｓ・・・ノース
・ドレイン電極、６・・・５ｉＮｆｌｔｌ壁、４１・・
・浅いｎ９イオン打冨１図 冨２図 第 ４ 図 第５図
で、第２図はとのｎ＋層４の深さ方向のキャリア濃度分
布を示す曲線図である。第３．４゜５図はそれぞれ本発
明の一実施例になるＦＥＴの構造を示す断面図であ如、
第３図はｎ１層とゲート電極が重なシ合った構造、第４
図はｎ＋層のみゲート電極とセルフ・アラインされ、ソ
ース・ドレイン電極の離れている構造、第５図はｎ＋層
・ソース・ドレイン電極共にセルフ・アライン化された
構造をもりＦＥＴを示している。 １・・・半絶縁性ＧａＡＳ基板、２・・・ゲート電極、
３・・・ｎ型活性層、４・・・ｎＪｔＬｓ・・・ノース
・ドレイン電極、６・・・５ｉＮｆｌｔｌ壁、４１・・
・浅いｎ９イオン打冨１図 冨２図 第 ４ 図 第５図
Claims (1)
- １、７ヨツトキ電極をゲート電極とする化合物半導体電
界効果トランジスタにおいて、ゲート電極に近接してト
ランジスタの活性層と同じ導電型からなる高いキャリア
濃度の部分を設け、その半導体表面からのキャリア濃度
分布が、ゲート電極に近接した部分では表面付近が低濃
度、深い部分が高磯度であシ、ゲート電極から離れたソ
ース・ドレイン電極に近接した部分では、表面付近、深
い部分共に筒いキャリア痰度であることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP480584A JPS60149171A (ja) | 1984-01-17 | 1984-01-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP480584A JPS60149171A (ja) | 1984-01-17 | 1984-01-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60149171A true JPS60149171A (ja) | 1985-08-06 |
Family
ID=11593976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP480584A Pending JPS60149171A (ja) | 1984-01-17 | 1984-01-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60149171A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171163A (ja) * | 1986-01-22 | 1987-07-28 | Sumitomo Electric Ind Ltd | ショットキゲート型電界効果トランジスタ |
-
1984
- 1984-01-17 JP JP480584A patent/JPS60149171A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171163A (ja) * | 1986-01-22 | 1987-07-28 | Sumitomo Electric Ind Ltd | ショットキゲート型電界効果トランジスタ |
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