JP3438124B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、Ｓｉ半導体基板上
に形成する化合物半導体を材料とする半導体装置の改良
に関する。
に形成する化合物半導体を材料とする半導体装置の改良
に関する。
【０００２】ＧａＡｓやＩｎＰを基本材料とする化合物
半導体装置は、キャリヤの移動度がＳｉ半導体装置を大
きく上回ることから、高速半導体装置として広く用いら
れている。
半導体装置は、キャリヤの移動度がＳｉ半導体装置を大
きく上回ることから、高速半導体装置として広く用いら
れている。
【０００３】然しながら、ＧａＡｓやＩｎＰの基板は、
力学的に脆い為、大口径化が困難であり、従って、半導
体装置のコストを下げることが難しく、そして、ＧａＡ
ｓはＳｉに比較し、熱伝導率が約１／３であって、大量
の駆動電流を流すことが必要とされるパワー・デバイス
では、放熱上の問題が生じ、出力を向上させることは難
しい。
力学的に脆い為、大口径化が困難であり、従って、半導
体装置のコストを下げることが難しく、そして、ＧａＡ
ｓはＳｉに比較し、熱伝導率が約１／３であって、大量
の駆動電流を流すことが必要とされるパワー・デバイス
では、放熱上の問題が生じ、出力を向上させることは難
しい。
【０００４】本発明では、化合物半導体装置に於ける基
板の大口径化が困難である旨の問題を解消し、且つ、そ
の性能を向上する為の一手段を提供する。
板の大口径化が困難である旨の問題を解消し、且つ、そ
の性能を向上する為の一手段を提供する。
【０００５】
【従来の技術】従来、基板の大口径化と熱伝導率の向上
を目指してＳｉ基板上にＧａＡｓを堆積して化合物半導
体装置を製造する様々な試みがなされ、その結果、研究
レベルでは、ＧａＡｓ基板を用いた製造された同種の化
合物半導体装置と同等な性能が得られるようになったの
であるが、未だ実用化されていない。
を目指してＳｉ基板上にＧａＡｓを堆積して化合物半導
体装置を製造する様々な試みがなされ、その結果、研究
レベルでは、ＧａＡｓ基板を用いた製造された同種の化
合物半導体装置と同等な性能が得られるようになったの
であるが、未だ実用化されていない。
【０００６】
【発明が解決しようとする課題】ここでは、簡明にする
為、化合物半導体材料がＧａＡｓであるものに限定して
説明する。
為、化合物半導体材料がＧａＡｓであるものに限定して
説明する。
【０００７】前記したように、Ｓｉを基板とするＧａＡ
ｓ系デバイスが実用化されていない主因は、Ｓｉ基板と
ＧａＡｓ層との界面に問題が在る。即ち、Ｓｉにとって
Ａｓはｎ型ドーパントであり、ＧａＡｓにとってＳｉは
矢張りｎ型ドーパントであることから、界面で相互拡散
が生じた場合、界面にｎ型キャリヤが発生し、これがデ
バイスにとって、寄生容量、或いは、電流リークの原因
となる。
ｓ系デバイスが実用化されていない主因は、Ｓｉ基板と
ＧａＡｓ層との界面に問題が在る。即ち、Ｓｉにとって
Ａｓはｎ型ドーパントであり、ＧａＡｓにとってＳｉは
矢張りｎ型ドーパントであることから、界面で相互拡散
が生じた場合、界面にｎ型キャリヤが発生し、これがデ
バイスにとって、寄生容量、或いは、電流リークの原因
となる。
【０００８】これに対処する為、ゲート・パッドを直接
ＧａＡｓ上に形成しないなどの対策が試みられたが、完
全な解決策にはなっていない。
ＧａＡｓ上に形成しないなどの対策が試みられたが、完
全な解決策にはなっていない。
【０００９】本発明は、ＳｉとＧａＡｓとの界面に於け
るｎ型キャリヤの影響を簡単な手段で完全に回避できる
ようにしようとする。
るｎ型キャリヤの影響を簡単な手段で完全に回避できる
ようにしようとする。
【００１０】
【課題を解決するための手段】図１は本発明の原理を解
説する為の半導体装置を表す要部切断側面図であり、こ
こでは、ｎ型キャリヤをチャネルとするＭＥＳＦＥＴ
（ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌ
ｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を対象とし
ている。
説する為の半導体装置を表す要部切断側面図であり、こ
こでは、ｎ型キャリヤをチャネルとするＭＥＳＦＥＴ
（ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌ
ｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を対象とし
ている。
【００１１】図に於いて、１はＳｉ半導体基板、２はｐ
−接地層、３はｉ−バッファ層、４はｎ- −チャネル
層、５はｎ+ −コンタクト層、６はｐ側オーミック電
極、７は絶縁膜、８はｎ側オーミック電極であるソース
電極、９はｎ側オーミック電極であるドレイン電極、１
０はショットキ・ゲート電極をそれぞれ示している。
−接地層、３はｉ−バッファ層、４はｎ- −チャネル
層、５はｎ+ −コンタクト層、６はｐ側オーミック電
極、７は絶縁膜、８はｎ側オーミック電極であるソース
電極、９はｎ側オーミック電極であるドレイン電極、１
０はショットキ・ゲート電極をそれぞれ示している。
【００１２】図から明らかなように、ソース電極８は、
ｐ側オーミック電極６を介してｐ−接地層２と導電接続
された構成になっている。
ｐ側オーミック電極６を介してｐ−接地層２と導電接続
された構成になっている。
【００１３】即ち、ソース電極８は、ｎ- −チャネル層
４とは導電型を異にするｐ−接地層２に於いて接地され
るので、ｐ−接地層２とＳｉ半導体基板１との界面でｎ
型キャリヤが発生しても、デバイスの動作には何らの影
響も生じない。
４とは導電型を異にするｐ−接地層２に於いて接地され
るので、ｐ−接地層２とＳｉ半導体基板１との界面でｎ
型キャリヤが発生しても、デバイスの動作には何らの影
響も生じない。
【００１４】しかも、ｐ−接地層２に於ける不純物ドー
ピング量を充分に大きくしておくことで、ｎ型キャリヤ
はｐ型キャリヤに補償されてしまい、前記界面にｎ型導
電層が生成されることはない。
ピング量を充分に大きくしておくことで、ｎ型キャリヤ
はｐ型キャリヤに補償されてしまい、前記界面にｎ型導
電層が生成されることはない。
【００１５】また、ｐ−接地層２は、チャネル・キャリ
ヤとは逆導電型であることから、ゲートやドレインから
のリーク電流に対するバリヤとしても作用する。
ヤとは逆導電型であることから、ゲートやドレインから
のリーク電流に対するバリヤとしても作用する。
【００１６】更に、Ｓｉ半導体基板１をｐ型化すれば、
ソース電極を引き出すことも可能である。
ソース電極を引き出すことも可能である。
【００１７】前記したところから、本発明に依る半導体
装置に於いては、（１）Ｓｉ半導体基板（例えばＳｉ半
導体基板１）に接して積層された不純物含有化合物半導
体接地層（例えばｐ−ＧａＡｓ接地層２）及びその上に
順に積層され電界効果トランジスタを作り込むのに必要
な複数層の化合物半導体層（例えばｉ−ＧａＡｓバッフ
ァ層３、ｎ- −ＧａＡｓチャネル層４、ｎ+ ＧａＡｓコ
ンタクト層５）と、前記不純物含有化合物半導体接地層
から導出されてソース電極（例えばソース電極８）と接
続されたオーミック電極（例えばｐ側オーミック電極
６）とを備えてなることを特徴とするか、或いは、
装置に於いては、（１）Ｓｉ半導体基板（例えばＳｉ半
導体基板１）に接して積層された不純物含有化合物半導
体接地層（例えばｐ−ＧａＡｓ接地層２）及びその上に
順に積層され電界効果トランジスタを作り込むのに必要
な複数層の化合物半導体層（例えばｉ−ＧａＡｓバッフ
ァ層３、ｎ- −ＧａＡｓチャネル層４、ｎ+ ＧａＡｓコ
ンタクト層５）と、前記不純物含有化合物半導体接地層
から導出されてソース電極（例えばソース電極８）と接
続されたオーミック電極（例えばｐ側オーミック電極
６）とを備えてなることを特徴とするか、或いは、
【００１８】（２）前記（１）に於いて、電界効果トラ
ンジスタのチャネルを構成するキャリヤがｎ型であると
共に不純物含有化合物半導体接地層に於ける不純物はｐ
型であることを特徴とするか、或いは、
ンジスタのチャネルを構成するキャリヤがｎ型であると
共に不純物含有化合物半導体接地層に於ける不純物はｐ
型であることを特徴とするか、或いは、
【００１９】（３）前記（１）又は（２）に於いて、不
純物含有化合物半導体接地層の化合物半導体はＧａＡｓ
系或いはＩｎＰ系から選択されたものであることを特徴
とするか、或いは、
純物含有化合物半導体接地層の化合物半導体はＧａＡｓ
系或いはＩｎＰ系から選択されたものであることを特徴
とするか、或いは、
【００２０】（４）前記（１）乃至（３）の何れか１に
於いて、Ｓｉ半導体基板に不純物を導入して導電性化
（例えばｐ型化）し、且つ、電界効果トランジスタのソ
ースを該Ｓｉ半導体基板の裏面から導出してなることを
特徴とする。
於いて、Ｓｉ半導体基板に不純物を導入して導電性化
（例えばｐ型化）し、且つ、電界効果トランジスタのソ
ースを該Ｓｉ半導体基板の裏面から導出してなることを
特徴とする。
【００２１】前記手段を採ることに依り、Ｓｉ半導体基
板と化合物半導体層との界面に発生するｎ型キャリヤ
は、該化合物半導体層を接地層とする極めて簡単な構成
に依って、半導体装置の動作に何らの影響も与えないよ
うにすることができるので、大口径のものが安価に供給
されるＳｉ半導体基板を利用して高速性に優れる化合物
半導体装置を容易に実現することが可能であり、高速半
導体装置の低コスト化、良好な放熱性、高出力化などＳ
ｉ半導体基板を用いたことの利点を充分に享受すること
ができる。
板と化合物半導体層との界面に発生するｎ型キャリヤ
は、該化合物半導体層を接地層とする極めて簡単な構成
に依って、半導体装置の動作に何らの影響も与えないよ
うにすることができるので、大口径のものが安価に供給
されるＳｉ半導体基板を利用して高速性に優れる化合物
半導体装置を容易に実現することが可能であり、高速半
導体装置の低コスト化、良好な放熱性、高出力化などＳ
ｉ半導体基板を用いたことの利点を充分に享受すること
ができる。
【００２２】
【発明の実施の形態】本発明の原理を説明するのに用い
た図１に見られる半導体装置を実施の形態１として具体
的に説明する。
た図１に見られる半導体装置を実施の形態１として具体
的に説明する。
【００２３】図１に見られる各部分に関する主要なデー
タを例示すると次の通りである。 （１） ｐ−接地層２について 材料：ｐ−ＧａＡｓ 不純物：Ｃ或いはＢｅ 不純物濃度：１×１０18〔cm-3〕 厚さ：３００〔ｎｍ〕
タを例示すると次の通りである。 （１） ｐ−接地層２について 材料：ｐ−ＧａＡｓ 不純物：Ｃ或いはＢｅ 不純物濃度：１×１０18〔cm-3〕 厚さ：３００〔ｎｍ〕
【００２４】（２） ｉ−バッファ層３について
材料：ｉ−ＧａＡｓ
厚さ：１５００〔ｎｍ〕
【００２５】（３） ｎ- −チャネル層４について
材料：ｎ- −ＧａＡｓ
不純物：Ｓｉ
不純物濃度：２×１０17〔cm-3〕
厚さ：１５０〔ｎｍ〕
【００２６】（４） ｎ+ −コンタクト層５について
材料：ｎ+ −ＧａＡｓ
不純物：Ｓｉ
不純物濃度：２×１０18〔cm-3〕
厚さ：１００〔ｎｍ〕
【００２７】（５） ｐ側オーミック電極６について
材料：Ａｕ／Ｚｎ／Ａｕ
厚さ：３０〔ｎｍ〕／３５〔ｎｍ〕／５００〔ｎｍ〕
【００２８】（６） 絶縁膜７について
材料：ＳｉＯＮ
厚さ：４００〔ｎｍ〕
【００２９】（７） ソース電極８及びドレイン電極９
について 材料：ＡｕＧｅ／Ｎｉ／Ａｕ 厚さ：３０〔ｎｍ〕／１０〔ｎｍ〕／３００〔ｎｍ〕
について 材料：ＡｕＧｅ／Ｎｉ／Ａｕ 厚さ：３０〔ｎｍ〕／１０〔ｎｍ〕／３００〔ｎｍ〕
【００３０】（８） ショットキ・ゲート電極１０につ
いて 材料：Ａｌ 厚さ：５００〔ｎｍ〕
いて 材料：Ａｌ 厚さ：５００〔ｎｍ〕
【００３１】図２乃至図４は図１に見られる半導体装置
を製造する工程を説明する為の工程要所に於ける半導体
装置を表す要部切断側面図であり、以下、これ等の図及
び図１を参照しつつ説明する。尚、図１に於いて用いた
記号と同記号は同部分を表すか或いは同じ意味を持つも
のとする。
を製造する工程を説明する為の工程要所に於ける半導体
装置を表す要部切断側面図であり、以下、これ等の図及
び図１を参照しつつ説明する。尚、図１に於いて用いた
記号と同記号は同部分を表すか或いは同じ意味を持つも
のとする。
【００３２】図２（Ａ）参照
２−（１）
ＭＯＣＶＤ（ｍｅｔａｌｏｒｇａｎｉｃ ｃｈｅｍｉｃ
ａｌ ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ）法を適用す
ることに依り、ｐ−ＧａＡｓ接地層２を成長させる。
ａｌ ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ）法を適用す
ることに依り、ｐ−ＧａＡｓ接地層２を成長させる。
【００３３】ここで、ｐ−ＧａＡｓ接地層２を成長させ
る際、Ｃ又はＢｅなどのｐ型ドーパントを添加する手段
を採って良いが、最初、ＧａＡｓ接地層を成長させてか
ら、イオン注入法を適用し、イオン加速エネルギを例え
ば１００〔ｋｅＶ〕、ドーズ量を例えば１×１０13〔cm
-2〕としてＭｇイオンの打ち込みを行なってから、温度
を例えば８００〔℃〕、時間を例えば１５〔秒〕として
活性化熱処理するようにしても良い。
る際、Ｃ又はＢｅなどのｐ型ドーパントを添加する手段
を採って良いが、最初、ＧａＡｓ接地層を成長させてか
ら、イオン注入法を適用し、イオン加速エネルギを例え
ば１００〔ｋｅＶ〕、ドーズ量を例えば１×１０13〔cm
-2〕としてＭｇイオンの打ち込みを行なってから、温度
を例えば８００〔℃〕、時間を例えば１５〔秒〕として
活性化熱処理するようにしても良い。
【００３４】図２（Ｂ）参照
２−（２）
ＭＯＣＶＤ法を適用することに依り、ｉ−ＧａＡｓバッ
ファ層３、ｎ- −ＧａＡｓチャネル層４、ｎ+ −ＧａＡ
ｓコンタクト層５を成長させる。尚、この成長には、Ｍ
ＢＥ（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘ
ｙ）法を適用しても良い。
ファ層３、ｎ- −ＧａＡｓチャネル層４、ｎ+ −ＧａＡ
ｓコンタクト層５を成長させる。尚、この成長には、Ｍ
ＢＥ（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘ
ｙ）法を適用しても良い。
【００３５】図３（Ａ）参照
３−（１）
リソグラフィ技術に於けるレジスト・プロセス、及び、
イオン注入法を適用することに依り、ｎ+ −ＧａＡｓコ
ンタクト層５及びｎ- −ＧａＡｓチャネル層４に対して
酸素イオンの打ち込みを行なって素子分離領域（図示せ
ず）を形成する。
イオン注入法を適用することに依り、ｎ+ −ＧａＡｓコ
ンタクト層５及びｎ- −ＧａＡｓチャネル層４に対して
酸素イオンの打ち込みを行なって素子分離領域（図示せ
ず）を形成する。
【００３６】前記イオン注入の条件としては、イオン加
速エネルギを例えば１８０〔ｋｅＶ〕、ドーズ量を例え
ば２×１０12〔cm-2〕として第一回目の打ち込みを行な
い、次いで、イオン加速エネルギを例えば６０〔ｋｅ
Ｖ〕、ドーズ量を例えば５×１０11〔cm-2〕として第二
回目の打ち込みを行なう二段階注入を行なうと良い。
速エネルギを例えば１８０〔ｋｅＶ〕、ドーズ量を例え
ば２×１０12〔cm-2〕として第一回目の打ち込みを行な
い、次いで、イオン加速エネルギを例えば６０〔ｋｅ
Ｖ〕、ドーズ量を例えば５×１０11〔cm-2〕として第二
回目の打ち込みを行なう二段階注入を行なうと良い。
【００３７】３−（２）
リソグラフィ技術に於けるレジスト・プロセスを適用
し、ｐ側オーミック電極６の形成予定領域に対応する開
口をもつレジスト膜１１を形成し、該開口内にｎ+ −Ｇ
ａＡｓコンタクト層５の一部を表出させる。
し、ｐ側オーミック電極６の形成予定領域に対応する開
口をもつレジスト膜１１を形成し、該開口内にｎ+ −Ｇ
ａＡｓコンタクト層５の一部を表出させる。
【００３８】３−（３）
エッチング液をフッ酸＋過酸化水素水とするウエット・
エッチング法を適用することに依り、レジスト膜１１を
マスクとして、ｎ+ −ＧａＡｓコンタクト層５、ｎ- −
ＧａＡｓチャネル層４、ｉ−ＧａＡｓバッファ層３のエ
ッチングを行なって、ｐ−ＧａＡｓ接地層２の一部を表
出させる。尚、この場合のエッチング液としては、リン
酸＋過酸化水素水であっても良い。
エッチング法を適用することに依り、レジスト膜１１を
マスクとして、ｎ+ −ＧａＡｓコンタクト層５、ｎ- −
ＧａＡｓチャネル層４、ｉ−ＧａＡｓバッファ層３のエ
ッチングを行なって、ｐ−ＧａＡｓ接地層２の一部を表
出させる。尚、この場合のエッチング液としては、リン
酸＋過酸化水素水であっても良い。
【００３９】３−（４）
真空蒸着法を適用することに依り、レジスト膜１１を残
した状態で、表出されたｐ−ＧａＡｓ接地層２の一部も
含めた全面にＡｕ／Ｚｎ／Ａｕ膜を形成する。
した状態で、表出されたｐ−ＧａＡｓ接地層２の一部も
含めた全面にＡｕ／Ｚｎ／Ａｕ膜を形成する。
【００４０】図３（Ｂ）参照
３−（５）
レジスト剥離液中に浸漬し、レジスト膜１１をＡｕ／Ｚ
ｎ／Ａｕ膜の一部と共に除去するリフト・オフ法を適用
し、ｐ側オーミック電極６を形成する。
ｎ／Ａｕ膜の一部と共に除去するリフト・オフ法を適用
し、ｐ側オーミック電極６を形成する。
【００４１】３−（６）
プラズマＣＶＤ（ｐｌａｓｍａ ｃｈｅｍｉｃａｌ ｖ
ａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用すること
に依り、ＳｉＯＮからなる絶縁膜７を形成する。
ａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用すること
に依り、ＳｉＯＮからなる絶縁膜７を形成する。
【００４２】図４（Ａ）参照
４−（１）
リソグラフィ技術に於けるレジスト・プロセスを適用
し、ソース電極８及びドレイン電極９の形成予定領域に
対応する開口をもつレジスト膜１２を形成する。
し、ソース電極８及びドレイン電極９の形成予定領域に
対応する開口をもつレジスト膜１２を形成する。
【００４３】４−（２）
真空蒸着法を適用することに依り、レジスト膜１２及び
前記開口を含む全面にＡｕＧｅ／Ｎｉ／Ａｕ膜を形成す
る。
前記開口を含む全面にＡｕＧｅ／Ｎｉ／Ａｕ膜を形成す
る。
【００４４】図４（Ｂ）参照
４−（３）
レジスト剥離液中に浸漬し、レジスト膜１２をＡｕＧｅ
／Ｎｉ／／Ａｕ膜の一部と共に除去するリフト・オフ法
を適用し、ソース電極８並びにドレイン電極９を形成す
る。
／Ｎｉ／／Ａｕ膜の一部と共に除去するリフト・オフ法
を適用し、ソース電極８並びにドレイン電極９を形成す
る。
【００４５】４−（４）
リソグラフィ技術に於けるレジスト・プロセスを適用
し、ショットキ・ゲート電極１０の形成予定領域に対応
する開口をもつレジスト膜１３を形成し、該開口内に絶
縁膜７の一部を表出させる。
し、ショットキ・ゲート電極１０の形成予定領域に対応
する開口をもつレジスト膜１３を形成し、該開口内に絶
縁膜７の一部を表出させる。
【００４６】４−（５）
エッチング・ガスをＮＦ3 とするドライ・エッチング法
を適用することに依り、レジスト膜をマスクとしてＳｉ
ＯＮからなる絶縁膜７をエッチングし、下地のｎ+ −Ｇ
ａＡｓコンタクト層５の一部を表出させる。
を適用することに依り、レジスト膜をマスクとしてＳｉ
ＯＮからなる絶縁膜７をエッチングし、下地のｎ+ −Ｇ
ａＡｓコンタクト層５の一部を表出させる。
【００４７】ＳｉＯＮからなる絶縁膜７をエッチングす
るには、エッチャントを緩衝フッ酸とするウエット・エ
ッチング法を適用しても良い。
るには、エッチャントを緩衝フッ酸とするウエット・エ
ッチング法を適用しても良い。
【００４８】４−（６）
次いで、エッチャントをフッ酸＋過酸化水素水、或い
は、リン酸＋過酸化水素水とするウエット・エッチング
法を適用することに依り、ｎ+ −ＧａＡｓコンタクト層
５を所望の深さ、例えば１００〔ｎｍ〕、にエッチング
する。
は、リン酸＋過酸化水素水とするウエット・エッチング
法を適用することに依り、ｎ+ −ＧａＡｓコンタクト層
５を所望の深さ、例えば１００〔ｎｍ〕、にエッチング
する。
【００４９】図１参照
１−（１）
真空蒸着法を適用することに依り、レジスト膜１３及び
前記開口を含む全面にＡｌ膜を形成する。
前記開口を含む全面にＡｌ膜を形成する。
【００５０】１−（２）
レジスト剥離液中に浸漬し．レジスト膜１３をＡｌ膜の
一部と共に除去するリフト・オフ法を適用し、ショット
キ・ゲート電極１０を形成する。
一部と共に除去するリフト・オフ法を適用し、ショット
キ・ゲート電極１０を形成する。
【００５１】前記したところでは、ＭＥＳＦＥＴを対象
として説明したが、本発明は、Ｓｉ半導体基板と化合物
半導体層との界面に生成されるｎ型キャリヤが問題とな
るような化合物半導体装置が対象となり、例えば高電子
移動度トランジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍ
ｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）に
適用しても有効である。
として説明したが、本発明は、Ｓｉ半導体基板と化合物
半導体層との界面に生成されるｎ型キャリヤが問題とな
るような化合物半導体装置が対象となり、例えば高電子
移動度トランジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍ
ｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）に
適用しても有効である。
【００５２】図５は実施の形態２を説明する為の半導体
装置を表す要部切断側面図であり、ここでは、ＨＥＭＴ
を対象としている。尚、図１に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとする。
装置を表す要部切断側面図であり、ここでは、ＨＥＭＴ
を対象としている。尚、図１に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとする。
【００５３】実施の形態２に於いては、実施の形態１に
於けるｎ- −ＧａＡｓチャネル層４の位置にｎ−ＡｌＧ
ａＡｓ電子供給層２１が存在している。
於けるｎ- −ＧａＡｓチャネル層４の位置にｎ−ＡｌＧ
ａＡｓ電子供給層２１が存在している。
【００５４】この場合、ｉ−ＧａＡｓバッファ層３はチ
ャネル層の役割も兼ねていて、そのヘテロ界面近傍に
は、ｎ−ＡｌＧａＡｓ電子供給層２１からの電子が供給
されて二次元電子ガス層が生成されるようになってい
る。
ャネル層の役割も兼ねていて、そのヘテロ界面近傍に
は、ｎ−ＡｌＧａＡｓ電子供給層２１からの電子が供給
されて二次元電子ガス層が生成されるようになってい
る。
【００５５】この実施の形態２に於いても、最大の特徴
は、Ｓｉ半導体基板１上にｐ−ＧａＡｓ接地層２が積層
され、それがソース電極８と結ばれ、接地されているこ
とである。
は、Ｓｉ半導体基板１上にｐ−ＧａＡｓ接地層２が積層
され、それがソース電極８と結ばれ、接地されているこ
とである。
【００５６】図５に見られる半導体装置を製造するに
は、図２乃至図４について説明した図１に見られる半導
体装置の製造工程を適用することができる。
は、図２乃至図４について説明した図１に見られる半導
体装置の製造工程を適用することができる。
【００５７】実施の形態１の半導体装置、或いは、実施
の形態２の半導体装置の何れに於いても、Ｓｉ半導体基
板１をｐ型化し、その裏面からソース電極を導出するこ
とが可能であり、そのような構成にすると、表面側のソ
ース電極にボンディング・パッドを設ける必要がなくな
るので面積は著しく小さくなる。
の形態２の半導体装置の何れに於いても、Ｓｉ半導体基
板１をｐ型化し、その裏面からソース電極を導出するこ
とが可能であり、そのような構成にすると、表面側のソ
ース電極にボンディング・パッドを設ける必要がなくな
るので面積は著しく小さくなる。
【００５８】
【発明の効果】本発明に依る半導体装置に於いては、Ｓ
ｉ半導体基板に接して積層された不純物含有化合物半導
体接地層及びその上に順に積層され電界効果トランジス
タを作り込むのに必要な複数層の化合物半導体層と、不
純物含有化合物半導体接地層から導出されてソース電極
と接続されたオーミック電極とを備える。
ｉ半導体基板に接して積層された不純物含有化合物半導
体接地層及びその上に順に積層され電界効果トランジス
タを作り込むのに必要な複数層の化合物半導体層と、不
純物含有化合物半導体接地層から導出されてソース電極
と接続されたオーミック電極とを備える。
【００５９】前記構成を採ることに依り、Ｓｉ半導体基
板と化合物半導体層との界面に発生するｎ型キャリヤ
は、該化合物半導体層を接地層とする極めて簡単な構成
に依って、半導体装置の動作に何らの影響も与えないよ
うにすることができるので、大口径のものが安価に供給
されるＳｉ半導体基板を利用して高速性に優れる化合物
半導体装置を容易に実現することが可能であり、高速半
導体装置の低コスト化、良好な放熱性、高出力化などＳ
ｉ半導体基板を用いたことの利点を充分に享受すること
ができる。
板と化合物半導体層との界面に発生するｎ型キャリヤ
は、該化合物半導体層を接地層とする極めて簡単な構成
に依って、半導体装置の動作に何らの影響も与えないよ
うにすることができるので、大口径のものが安価に供給
されるＳｉ半導体基板を利用して高速性に優れる化合物
半導体装置を容易に実現することが可能であり、高速半
導体装置の低コスト化、良好な放熱性、高出力化などＳ
ｉ半導体基板を用いたことの利点を充分に享受すること
ができる。
【図１】本発明の原理を解説する為の半導体装置を表す
要部切断側面図である。
要部切断側面図である。
【図２】図１に見られる半導体装置を製造する工程を説
明する為の工程要所に於ける半導体装置を表す要部切断
側面図である。
明する為の工程要所に於ける半導体装置を表す要部切断
側面図である。
【図３】図１に見られる半導体装置を製造する工程を説
明する為の工程要所に於ける半導体装置を表す要部切断
側面図である。
明する為の工程要所に於ける半導体装置を表す要部切断
側面図である。
【図４】図１に見られる半導体装置を製造する工程を説
明する為の工程要所に於ける半導体装置を表す要部切断
側面図である。
明する為の工程要所に於ける半導体装置を表す要部切断
側面図である。
【図５】実施の形態２を説明する為の半導体装置を表す
要部切断側面図である。
要部切断側面図である。
１ Ｓｉ半導体基板
２ ｐ−ＧａＡｓ接地層
３ ｉ−ＧａＡｓバッファ層
４ ｎ- −ＧａＡｓチャネル層
５ ｎ+ −ＧａＡｓコンタクト層
６ ｐ側オーミック電極
７ ＳｉＯＮからなる絶縁膜
８ ｎ側オーミック電極であるソース電極
９ ｎ側オーミック電極であるドレイン電極
１０ ショットキ・ゲート電極
１１ レジスト膜
１２ レジスト膜
１３ レジスト膜
２１ ｎ−ＡｌＧａＡｓ電子供給層
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/337 - 21/338
H01L 29/778
H01L 29/80 - 29/812
H01L 29/41
Claims (4)
- 【請求項１】Ｓｉ半導体基板に接して積層された不純物
含有化合物半導体接地層及びその上に順に積層され電界
効果トランジスタを作り込むのに必要な複数層の化合物
半導体層と、 前記不純物含有化合物半導体接地層から導出されてソー
ス電極と接続されたオーミック電極とを備えてなること
を特徴とする半導体装置。 - 【請求項２】電界効果トランジスタのチャネルを構成す
るキャリヤがｎ型であると共に不純物含有化合物半導体
接地層に於ける不純物はｐ型であることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】不純物含有化合物半導体接地層の化合物半
導体はＧａＡｓ系或いはＩｎＰ系から選択されたもので
あることを特徴とする請求項１或いは２記載の半導体装
置。 - 【請求項４】Ｓｉ半導体基板に不純物を導入して導電性
化し、且つ、電界効果トランジスタのソースを該Ｓｉ半
導体基板の裏面から導出してなることを特徴とする請求
項１乃至３の何れか１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28789296A JP3438124B2 (ja) | 1996-10-30 | 1996-10-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28789296A JP3438124B2 (ja) | 1996-10-30 | 1996-10-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10135241A JPH10135241A (ja) | 1998-05-22 |
| JP3438124B2 true JP3438124B2 (ja) | 2003-08-18 |
Family
ID=17723076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28789296A Expired - Fee Related JP3438124B2 (ja) | 1996-10-30 | 1996-10-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3438124B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008306176A (ja) * | 2007-05-08 | 2008-12-18 | Tokyo Electron Ltd | 化合物半導体の熱処理方法及びその装置 |
| JPWO2009101870A1 (ja) * | 2008-02-12 | 2011-06-09 | 日本電気株式会社 | 半導体装置 |
-
1996
- 1996-10-30 JP JP28789296A patent/JP3438124B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10135241A (ja) | 1998-05-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030422 |
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