JPH0793318B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0793318B2 JPH0793318B2 JP59212874A JP21287484A JPH0793318B2 JP H0793318 B2 JPH0793318 B2 JP H0793318B2 JP 59212874 A JP59212874 A JP 59212874A JP 21287484 A JP21287484 A JP 21287484A JP H0793318 B2 JPH0793318 B2 JP H0793318B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はGaAsFFT（GaAs電界効果トランジスタ）などの
半導体装置の製造方法に関するものである。
半導体装置の製造方法に関するものである。
近年、GaAs,GaAlAs等の化合物半導体を用いた超高周波
ディスクリートFET,集積回路の研究開発が活発に行なわ
れており、これらのデバイスの一層の高性能化が急務で
ある。
ディスクリートFET,集積回路の研究開発が活発に行なわ
れており、これらのデバイスの一層の高性能化が急務で
ある。
化合物半導体FETの性能を向上させるためには、FETのゲ
ート・ソース間の抵抗Rsを低減することが一つのポイン
トである。この抵抗Rsを低減するために、従来は、ゲー
ト電極をマスクとして高濃度層（通常はn+層）をイオン
注入していた。
ート・ソース間の抵抗Rsを低減することが一つのポイン
トである。この抵抗Rsを低減するために、従来は、ゲー
ト電極をマスクとして高濃度層（通常はn+層）をイオン
注入していた。
第３図（ａ）〜（ｈ）は従来のGaAsFETの製造方法の一
例を示す工程毎の断面図で、主としてゲート電極形成工
程を示している。
例を示す工程毎の断面図で、主としてゲート電極形成工
程を示している。
第３図（ａ）に示すように先ず半絶縁性GaAs基板１の表
面にｎ型能動層２を形成し、さらに耐熱性材料からなる
仮ゲート電極３を形成する。次に、同図（ｂ）に示すよ
うに、仮ゲート電極３をマスクとしてn+層をイオン注入
する。次に、同図（ｃ）に示すように、アニール保護膜
５を被着した後アニールを行う。次に、同図（ｄ）に示
すように、アニール保護膜５を除去した後、同図（ｅ）
に示すように、ホトレジスト膜６を全面に被着する。こ
のとき仮ゲート電極３の上のホトレジスト膜６は図示の
ようにだれて薄くなっている。次に、同図（ｆ）に示す
ように、ドライエッチングにより仮ゲート電極３上部の
ホトレジスト膜６を除去し、仮ゲート電極３を露出させ
る。次に、同図（ｇ）に示すように、ホトレジスト膜６
を残したまま、仮ゲート電極３をケミカルエッチングに
より除去し、さらにその後ゲート金属８を上方より蒸着
する。次に、同図（ｈ）に示すように、ホトレジスト膜
６を有機溶剤で溶かしリフトオフすることにより、ゲー
ト電極９を形成する。
面にｎ型能動層２を形成し、さらに耐熱性材料からなる
仮ゲート電極３を形成する。次に、同図（ｂ）に示すよ
うに、仮ゲート電極３をマスクとしてn+層をイオン注入
する。次に、同図（ｃ）に示すように、アニール保護膜
５を被着した後アニールを行う。次に、同図（ｄ）に示
すように、アニール保護膜５を除去した後、同図（ｅ）
に示すように、ホトレジスト膜６を全面に被着する。こ
のとき仮ゲート電極３の上のホトレジスト膜６は図示の
ようにだれて薄くなっている。次に、同図（ｆ）に示す
ように、ドライエッチングにより仮ゲート電極３上部の
ホトレジスト膜６を除去し、仮ゲート電極３を露出させ
る。次に、同図（ｇ）に示すように、ホトレジスト膜６
を残したまま、仮ゲート電極３をケミカルエッチングに
より除去し、さらにその後ゲート金属８を上方より蒸着
する。次に、同図（ｈ）に示すように、ホトレジスト膜
６を有機溶剤で溶かしリフトオフすることにより、ゲー
ト電極９を形成する。
しかしながら、このような従来例の製造方法では、第３
図（ｈ）の10で示されるようにゲート電極９とn+層４は
極めて接近している。このため耐電圧が低いという欠点
があった。さらに図には図示していないがイオン注入に
よるn+層４は、注入イオンの横方向拡がりおよび横方向
拡散があるため、横方向に拡がりをもっている。このた
めゲート長lgが１μｍより短くなるとゲート下部のキャ
リア濃度が高濃度イオン注入により大きく変化し、FET
のしきい値電圧が大きく変化するという欠点があり、ゲ
ート長１μｍ以下のFETには、この技術を応用すること
ができなかった。
図（ｈ）の10で示されるようにゲート電極９とn+層４は
極めて接近している。このため耐電圧が低いという欠点
があった。さらに図には図示していないがイオン注入に
よるn+層４は、注入イオンの横方向拡がりおよび横方向
拡散があるため、横方向に拡がりをもっている。このた
めゲート長lgが１μｍより短くなるとゲート下部のキャ
リア濃度が高濃度イオン注入により大きく変化し、FET
のしきい値電圧が大きく変化するという欠点があり、ゲ
ート長１μｍ以下のFETには、この技術を応用すること
ができなかった。
ところで、超高周波、超高速装置用のFETでは、一般に
0.5μｍ程度以下のゲート長が必要であり、上記のよう
に、この0.5μmFETの抵抗Rsを耐電圧を下げることなく
低減することは不可能であった。
0.5μｍ程度以下のゲート長が必要であり、上記のよう
に、この0.5μmFETの抵抗Rsを耐電圧を下げることなく
低減することは不可能であった。
本発明の目的は、上記欠点を除去せしめ、ゲート長0.5
μｍ以下でも十分な耐電圧と十分に低いRsを実現したGa
AsFETなどの半導体装置の製造方法を提供することにあ
る。
μｍ以下でも十分な耐電圧と十分に低いRsを実現したGa
AsFETなどの半導体装置の製造方法を提供することにあ
る。
本発明の特徴は、能動層が形成された半導体基板表面に
耐熱性材料からなる仮ゲート電極を形成する工程と、前
記仮ゲート電極をマスクとして高濃度層をイオン注入す
工程と、前記半導体基板表面にアニール保護膜を被着し
た後アニールする工程と、前記アニール保護膜を除去す
る工程と、前記仮ゲート電極の露出する両側面部分およ
び上面部分をケミカルエッチングして前工程までの仮ゲ
ート電極の形状より小さい形状の仮ゲート電極とする工
程と、前記半導体基板表面全体に絶縁膜を被着した後ホ
トレジスト膜を被着する工程と、ドライエッチングによ
り前記仮ゲート電極の上部の前記ホトレジスト膜を除去
し前記絶縁膜を選択的にエッチングし前記仮ゲート電極
の上面を露出させる工程と、前記仮ゲート電極のみを選
択的にエッチング除去する工程と、前記ホトレジスト膜
を除去し全面にゲート金属を蒸着する工程と、ゲート電
極断面がＴ型となるように前記ゲート金属を選択的にエ
ッチングする工程とを含む半導体装置の製造方法にあ
る。
耐熱性材料からなる仮ゲート電極を形成する工程と、前
記仮ゲート電極をマスクとして高濃度層をイオン注入す
工程と、前記半導体基板表面にアニール保護膜を被着し
た後アニールする工程と、前記アニール保護膜を除去す
る工程と、前記仮ゲート電極の露出する両側面部分およ
び上面部分をケミカルエッチングして前工程までの仮ゲ
ート電極の形状より小さい形状の仮ゲート電極とする工
程と、前記半導体基板表面全体に絶縁膜を被着した後ホ
トレジスト膜を被着する工程と、ドライエッチングによ
り前記仮ゲート電極の上部の前記ホトレジスト膜を除去
し前記絶縁膜を選択的にエッチングし前記仮ゲート電極
の上面を露出させる工程と、前記仮ゲート電極のみを選
択的にエッチング除去する工程と、前記ホトレジスト膜
を除去し全面にゲート金属を蒸着する工程と、ゲート電
極断面がＴ型となるように前記ゲート金属を選択的にエ
ッチングする工程とを含む半導体装置の製造方法にあ
る。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｈ）は本発明に関係のある技術を示す
GaAsFETの工程毎の断面図で、主としてゲート電極形成
工程について示したものである。
GaAsFETの工程毎の断面図で、主としてゲート電極形成
工程について示したものである。
第１図（ａ）に示すように、まず半絶縁体GaAs基板11の
表面にｎ型能動層12を形成し、さらに耐熱性材料からな
る仮ゲート電極13を形成する。次に同図（ｂ）に示すよ
うに、仮ゲート電極13をマスクにしてn+層14をイオン注
入する。次に同図（ｃ）に示すように、アニール保護膜
15を被着した後アニールを行う。次に同図（ｄ）に示す
ようにアニール保護膜15を除去した後、仮ゲート電極13
をわずかにケミカルエッチングすることにより初めの大
きさよりもわずかに小さくする。次に同図（ｅ）に示す
ように、ホトレジスト膜16を全面に被着する。次に同図
（ｆ）に示すように、ドライエッチングにより仮ゲート
電極13上のホトレジスト膜16を除去し、仮ゲート電極13
を露出させる。次に同図（ｇ）に示すように、ホトレジ
スト膜16を残したまま、仮ゲート電極13をケミカルエッ
チングにより除去し、さらにその後ゲート金属18を上方
より蒸着する。次に同図（ｈ）に示すように、ホトレジ
スト膜16を有機溶剤で溶かしリフトオフすることにより
ゲート電極19を形成する。
表面にｎ型能動層12を形成し、さらに耐熱性材料からな
る仮ゲート電極13を形成する。次に同図（ｂ）に示すよ
うに、仮ゲート電極13をマスクにしてn+層14をイオン注
入する。次に同図（ｃ）に示すように、アニール保護膜
15を被着した後アニールを行う。次に同図（ｄ）に示す
ようにアニール保護膜15を除去した後、仮ゲート電極13
をわずかにケミカルエッチングすることにより初めの大
きさよりもわずかに小さくする。次に同図（ｅ）に示す
ように、ホトレジスト膜16を全面に被着する。次に同図
（ｆ）に示すように、ドライエッチングにより仮ゲート
電極13上のホトレジスト膜16を除去し、仮ゲート電極13
を露出させる。次に同図（ｇ）に示すように、ホトレジ
スト膜16を残したまま、仮ゲート電極13をケミカルエッ
チングにより除去し、さらにその後ゲート金属18を上方
より蒸着する。次に同図（ｈ）に示すように、ホトレジ
スト膜16を有機溶剤で溶かしリフトオフすることにより
ゲート電極19を形成する。
すなわち、第１図（ａ）から（ｃ）までは従来例と同じ
であるが、第１図（ｄ）において仮ゲート電極13をわず
かにケミカルエッチングする点が異なる。第１図（ｅ）
から（ｈ）までの工程も従来例と同じであるが、出来上
がったゲート電極19の下部端20はn+層14とは隔離されて
おりFETの耐電圧は十分に高くなっている。
であるが、第１図（ｄ）において仮ゲート電極13をわず
かにケミカルエッチングする点が異なる。第１図（ｅ）
から（ｈ）までの工程も従来例と同じであるが、出来上
がったゲート電極19の下部端20はn+層14とは隔離されて
おりFETの耐電圧は十分に高くなっている。
またゲート長lg′は第３図のlgより短くなっており、0.
5μｍ以下のlg′も実現できる。さらにn+層14とゲート
電極19が離れているためn+層14の横方向拡がりの影響を
押えることができる。ただし唯一の欠点としてゲート抵
抗の増加が挙げられる。
5μｍ以下のlg′も実現できる。さらにn+層14とゲート
電極19が離れているためn+層14の横方向拡がりの影響を
押えることができる。ただし唯一の欠点としてゲート抵
抗の増加が挙げられる。
第２図（ａ）〜（ｉ）は本発明の一実施例を示すGaAsFE
Tの工程毎の断面図である。第２図（ａ）から（ｄ）ま
では第１図（ａ）から（ｄ）までと同じである。そし
て、第２図（ｅ）に示すように、絶縁膜17を被着しさら
にホトレジスト膜16を被着する。次に同図（ｆ）に示す
ように、ドライエッチングにより仮ゲート電極13上部の
絶縁膜17を露出させる。次に同図（ｇ）に示すように、
ホトレジスト16をマスクとして絶縁膜17をケミカルエッ
チングして前記仮ゲート電極13を露出させる。さらに同
図（ｈ）に示すように、仮ゲート電極13をケミカルエッ
チングで除去した後、ホトレジスト膜16を除去し、さら
に全面にゲート金属18を上部から蒸着する。最終に同図
（ｉ）に示すように、ゲート金属18を選択的にエッチン
グして断面がＴ型となるようにする。
Tの工程毎の断面図である。第２図（ａ）から（ｄ）ま
では第１図（ａ）から（ｄ）までと同じである。そし
て、第２図（ｅ）に示すように、絶縁膜17を被着しさら
にホトレジスト膜16を被着する。次に同図（ｆ）に示す
ように、ドライエッチングにより仮ゲート電極13上部の
絶縁膜17を露出させる。次に同図（ｇ）に示すように、
ホトレジスト16をマスクとして絶縁膜17をケミカルエッ
チングして前記仮ゲート電極13を露出させる。さらに同
図（ｈ）に示すように、仮ゲート電極13をケミカルエッ
チングで除去した後、ホトレジスト膜16を除去し、さら
に全面にゲート金属18を上部から蒸着する。最終に同図
（ｉ）に示すように、ゲート金属18を選択的にエッチン
グして断面がＴ型となるようにする。
本実施例においては、耐電圧が向上するばかりでなく、
ゲート長lg′はlgより短くなり、さらにＴ型ゲート構造
となるためゲート抵抗を低減することもできる。イオン
注入の横方向拡がりの影響を避けられることは言うまで
もない。
ゲート長lg′はlgより短くなり、さらにＴ型ゲート構造
となるためゲート抵抗を低減することもできる。イオン
注入の横方向拡がりの影響を避けられることは言うまで
もない。
なお、本発明の実施例においては、GaAsFETをその例と
して挙げたが、FETはGaAsFETに限らず、GaAlAs/GaAs等
の選択ドープ構造の２次元電子ガスFETにも本発明が適
用できることは明らかである。
して挙げたが、FETはGaAsFETに限らず、GaAlAs/GaAs等
の選択ドープ構造の２次元電子ガスFETにも本発明が適
用できることは明らかである。
以上、詳細説明したとおり、本発明の半導体の製造方法
は、上記の構成により、ゲート長が0.5μｍ以下のFETに
対しても、セルフアラインのn+層イオン注入によるRs低
減を計ることができ、さらに耐電圧を向上させることが
でき、これらに加えてゲート抵抗を低減させることも可
能であるという効果を有する。従って、超高周波、超高
速集積回路、ディスクリートFETにおいてその効果は大
きい。
は、上記の構成により、ゲート長が0.5μｍ以下のFETに
対しても、セルフアラインのn+層イオン注入によるRs低
減を計ることができ、さらに耐電圧を向上させることが
でき、これらに加えてゲート抵抗を低減させることも可
能であるという効果を有する。従って、超高周波、超高
速集積回路、ディスクリートFETにおいてその効果は大
きい。
第１図（ａ）〜（ｈ）は本発明に関係のある技術を示す
工程毎の断面図、第２図（ａ）〜（ｉ）は本発明の一実
施例のGaAsFETの製造方法を示す工程毎の断面図、第３
図（ａ）〜（ｈ）は従来のGaAsFETの製造方法の一例の
工程毎の断面図である。 11……GaAs基板、12……ｎ型能動層、13……仮ゲート電
極、14……n+層、15……アニール保護膜、16……ホトレ
ジスト膜、17……絶縁膜、18……ゲート金属、19……ゲ
ート電極、20……ゲート電極の下部端。
工程毎の断面図、第２図（ａ）〜（ｉ）は本発明の一実
施例のGaAsFETの製造方法を示す工程毎の断面図、第３
図（ａ）〜（ｈ）は従来のGaAsFETの製造方法の一例の
工程毎の断面図である。 11……GaAs基板、12……ｎ型能動層、13……仮ゲート電
極、14……n+層、15……アニール保護膜、16……ホトレ
ジスト膜、17……絶縁膜、18……ゲート金属、19……ゲ
ート電極、20……ゲート電極の下部端。
Claims (1)
- 【請求項１】能動層が形成された半導体基板表面に耐熱
性材料からなる仮ゲート電極を形成する工程と、前記仮
ゲート電極をマスクとして高濃度層をイオン注入する工
程と、前記半導体基板表面にアニール保護膜を被着した
後アニールする工程と、前記アニール保護膜を除去する
工程と、前記仮ゲート電極の露出する両側面部分および
上面部分をケミカルエッチングして前工程までの仮ゲー
ト電極の形状より小さい形状の仮ゲート電極とする工程
と、前記半導体基板表面全体に絶縁膜を被着した後ホト
レジスト膜を被着する工程と、ドライエッチングにより
前記仮ゲート電極の上部の前記ホトレジスト膜を除去し
前記絶縁膜を選択的にエッチングし前記仮ゲート電極の
上面を露出させる工程と、前記仮ゲート電極のみを選択
的にエッチング除去する工程と、前記ホトレジスト膜を
除去し全面にゲート金属を蒸着する工程と、ゲート電極
断面がＴ型となるように前記ゲート金属を選択的にエッ
チングする工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59212874A JPH0793318B2 (ja) | 1984-10-11 | 1984-10-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59212874A JPH0793318B2 (ja) | 1984-10-11 | 1984-10-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6190471A JPS6190471A (ja) | 1986-05-08 |
| JPH0793318B2 true JPH0793318B2 (ja) | 1995-10-09 |
Family
ID=16629696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59212874A Expired - Lifetime JPH0793318B2 (ja) | 1984-10-11 | 1984-10-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793318B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63161676A (ja) * | 1986-12-25 | 1988-07-05 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPS6455871A (en) * | 1987-08-26 | 1989-03-02 | Sumitomo Electric Industries | Manufacture of self-alignment type gate electrode |
| JPH0787195B2 (ja) * | 1987-10-22 | 1995-09-20 | 三菱電機株式会社 | ショットキゲート電界効果トランジスタの製造方法 |
| JPH088266B2 (ja) * | 1989-01-20 | 1996-01-29 | 住友電気工業株式会社 | 電界効果トランジスタの製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229876A (ja) * | 1983-06-13 | 1984-12-24 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
| JPS6144473A (ja) * | 1984-08-08 | 1986-03-04 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
-
1984
- 1984-10-11 JP JP59212874A patent/JPH0793318B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6190471A (ja) | 1986-05-08 |
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