JP3217714B2 - 電界効果トランジスタのゲート形成方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子の製造
方法に係り、特に、その電界効果トランジスタのゲート
形成方法に関するものである。

【０００２】

【従来の技術】従来、化合物半導体上に０．１〜０．２
μｍクラスのゲート長を持つ電界効果トランジスタ（以
下、ＦＥＴと略す）や、ヘテロ接合を有する電界効果ト
ランジスタ（以下、ＨＥＭＴと略す）を形成する場合、
例えば、「ＥｘｔｅｎｄｅｄＡｂｓｔｒａｃｔｓ ｏｆ
ｔｈｅ １９９２ ＩｎｔｅｒｎａｔｉｏｎａｌＣｏ
ｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄ
ｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ」，Ｔｓｕ
ｋｕｂａ，１９９２，Ｂ−３−４，ｐｐ．５７３〜５７
５に開示されるような、ＳｉＮを用いた方法があった。

【０００３】図２はかかる従来の電界効果トランジスタ
のゲート形成工程断面図である。

【０００４】（１）まず、図２（ａ）に示すように、Ｆ
ＥＴまたはＨＥＭＴを形成するための構造を持つ結晶成
長基板１を用意し、この上にＳｉＮ膜２を成長させ、更
に、電子線（以下ＥＢと略す）露光用レジスト３を塗布
した後、ＥＢ露光・現像して、パターニングを行い、ゲ
ート開口４を形成する。

【０００５】（２）次に、図２（ｂ）に示すように、Ｅ
Ｂ露光用レジスト３をマスクとして、反応性イオンエッ
チング（以下、ＲＩＥと略す）を行い、ゲート開口４′
を形成する。

【０００６】（３）その後、図２（ｃ）に示すように、
ＥＢ露光用レジスト３を既存の有機溶剤等を用いて除去
し、ＳｉＮ膜２上にネガレジスト５を塗布し、従来技術
によって、ゲートメタルの上部を形成するためのパター
ニングを行う。その後、ＳｉＮ膜２及びネガレジスト５
をマスクとして、ウェットエッチングを所望の量だけ行
い、リセスエッチング跡６を形成する。

【０００７】（４）最後に、ネガレジスト５をマスクと
してゲートメタル７を蒸着し、既存の有機溶剤を用いて
ネガレジスト５を除去し、リフトオフを行い、図２
（ｄ）に示すようなゲート形状を得る。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
製造方法において上記容量の低減を目指した場合、窒化
膜を厚くせざるを得ず、ゲートの下部が段切れしやすく
なるという問題がある。

【０００９】ＦＥＴやＨＥＭＴのデバイス特性向上のた
めには、ゲート・ソース間容量（以下Ｃｇｓと略す）
や、ゲート−ドレイン間容量（以下Ｃｇｄと略す）を小
さくする必要がある。

【００１０】これらの容量は、（１）ゲートメタル７と
結晶成長基板１の間のショットキー接合Ａの大きさと、
（２）リセスエッチング跡６の周辺領域Ｂ及びＢ′にお
けるゲートメタル７と結晶成長基板１の間のＳｉＮ膜２
の厚さ形状及び誘電率によって決まる。この容量のう
ち、上記（２）の容量の低減が求められている。

【００１１】そこで、本発明は、上記問題点を除去し、
ＳｉＮ膜の厚さを変えることなく、結晶成長基板とゲー
トメタルとの間隔を大きくし、電極間容量を小さくする
ことができる電界効果トランジスタのゲート形成方法を
提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）電界効果トランジスタのゲート形成方法におい
て、化合物半導体基板上にゲート開口が形成されるＳｉ
Ｎ膜を設け、次いで、Ｔｉ膜を堆積した後にＡｌを積層
し、熱処理後ＳＦ ₆ ／Ｈｅによるエッチングで前記Ｓｉ
Ｎ膜及び前記半導体基板と接触するＴｉ膜以外の部位の
Ｔｉ膜を除去し、電極間容量を低減するようにしたもの
である。

【００１３】したがって、例えば、ＧａＡｓ半導体基板
上のＴｉは合金反応のため、ガスに侵されないで残る
が、ＳｉＮ膜上のＴｉはエッチングされることを利用
し、ＦＥＴ及びＨＥＭＴの容量（Ｃｇｓ及びＣｇｄ）を
低減することができる。

【００１４】特に、リセスエッチング跡の周辺領域Ｂ及
びＢ′におけるゲートメタルと結晶成長基板の間の容量
の低減を図ることができる。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態につい
て図を参照しながら詳細に説明する。

【００１６】図１は本発明の第１実施例を示す電界効果
トランジスタのゲート形成工程断面図である。

【００１７】以下、本発明による電界効果トランジスタ
のゲート形成方法について説明する。

【００１８】（１）まず、図１（ａ）に示すように、Ｆ
ＥＴまたはＨＥＭＴを形成するための構造を持つ結晶成
長（ＧａＡｓ半導体）基板１１を用意し、この上にＳｉ
Ｎ膜１２を成長させ、さらに、ＥＢ露光用レジスト１３
を塗布した後、ＥＢ露光・現像して、パターニングを行
い、ゲート開口１４を形成する。

【００１９】（２）次に、図１（ｂ）に示すように、Ｅ
Ｂ露光用レジスト１３をマスクとして、ＲＩＥを行い、
ゲート開口１４′を形成する。

【００２０】（３）その後、図１（ｃ）に示すように、
ＥＢ露光用レジスト１３を既存の有機溶剤等を用いて除
去し、ＳｉＮ膜１２上にネガレジスト１５を塗布し、従
来技術によって、ゲートメタルの上部を形成するための
パターニングを行う。その後、ＳｉＮ膜１２及びネガレ
ジスト１５をマスクとして、ウェットエッチングを所望
の量だけ行い、リセスエッチング跡１６を形成する。

【００２１】このように、ゲート上部及び下部のパター
ン形成までは、従来技術と同様の工程によって行うこと
ができる。この際、ＳｉＮ膜１２の厚さは１０００Åと
した。

【００２２】（４）その後、ネガレジスト１５をマスク
として、ゲートメタル１７を蒸着し、既存の有機溶剤を
用いてネガレジスト１５を除去し、リフトオフを行う。
この際、図１（ｄ）に示すように、ゲートメタル１７と
しては、ＧａＡｓ半導体基板側から順にＴｉ１８及びＡ
ｌ１９というＴｉ＼Ａｌ積層メタルを用いた。また、こ
の際のメタルの厚さは各々２００Å／７０００Åであっ
た。

【００２３】その後、上述した構造を窒素雰囲気下３０
０℃で熱処理してから、ＳＦ₆ ／Ｈｅ雰囲気下の反応室
に入れ、２．４５ＧＨｚ、３００Ｗのマイクロ波を導入
しながらプラズマをたて、ＳｉＮ膜１２のエッチングを
行った。この処理により、図１（ｅ）に示すように、シ
ョットキー接合を形成する領域ＡのＴｉは侵されていな
かったが、リセスエッチング跡１６の周辺領域Ｂ及び
Ｂ′のＴｉは除去されていた。

【００２４】従って、領域Ａのショットキー接合を変え
ることなく、領域Ｂ及びＢ′での結晶成長基板１１とゲ
ートメタル１７との間隔を大きくできたことになる。

【００２５】（５）次に、図１（ｅ）は結晶成長基板１
１及びゲートメタル１７が大気にさらされている状態で
ある。

【００２６】（６）次に、ＳｉＮ膜１２′を再成長させ
ると、図１（ｆ）に示すようなゲートメタルの形状を得
ることができる。

【００２７】このようにして、ゲートメタルを形成する
ようにしたので、実験では、図１（ｄ）工程から図１
（ｅ）工程にかけて、ＳｉＮ膜１２をＢ及びＢ′領域ま
で全て除去するのに約６分必要だった。

【００２８】更に、２０分までエッチングを行い、ＴＥ
Ｍ写真を撮ったところ、領域Ｂ及びＢ′のＴｉは全て除
去されていたのに対し、領域ＡのＴｉは侵されていなか
った。これは、ゲートメタル蒸着後の熱処理によって、
下地のＧａＡｓ層（及び上層のＡｌ）と合金反応を起こ
し、エッチングに用いるＳＦ₆ に侵され難くなっている
ものと考えられる。

【００２９】そこで、最終的に得られた図１（ｆ）にお
ける形状を、従来の図２（ｄ）の構造と比べると、領域
Ｂ及びＢ′において結晶成長基板１１と、ゲートメタル
１７との間隔が大きくなり、しかも、間に空隙２０′及
び２０″を挟んでいるため、さらに、電極間容量を小さ
くすることができる。

【００３０】このゲートメタル形成方法によれば、ゲー
ト形成で用いるＳｉＮ膜の厚さを変えず、また、ショッ
トキー接合の状態を変えることなく、ＦＥＴまたはＨＥ
ＭＴの電極間容量、つまり、Ｃｇｓ及びＣｇｄを低減す
ることができる。

【００３１】次に、本発明の第２実施例について説明す
る。

【００３２】図３は本発明の第２実施例を示す半導体素
子の製造工程断面図である。

【００３３】この第２実施例では第１実施例から更に領
域Ｂ及びＢ′において、結晶成長基板とゲートメタルと
の間隔を大きくする。

【００３４】（１）まず、図３（ａ）に示すように、Ｆ
ＥＴまたはＨＥＭＴを形成するための構造を持つ結晶成
長（ＧａＡｓ半導体）基板２１を用意し、この上にＳｉ
Ｎ膜２２を成長させ、さらに、ＥＢ露光用レジスト（図
示なし）を塗布した後、ＥＢ露光・現像して、パターニ
ングを行う。

【００３５】次に、ＥＢ露光用レジストをマスクとし
て、ＲＩＥを行い、ゲート開口２３を形成する。

【００３６】（２）次に、図３（ｂ）に示すように、リ
セスエッチング跡２３′を形成し、ネガレジスト２４に
よりパターニングを行う。

【００３７】（３）次いで、Ｔｉ２５を蒸着、リフトオ
フして、図３（ｃ）に示すように、Ｔｉ２５の形状を得
る。

【００３８】（４）更に、図３（ｄ）に示すように、ネ
ガレジスト２６をパターニングする。

【００３９】（５）次いで、Ｔｉ＼Ａｌの積層メタル２
７を蒸着・リフトオフすると、図３（ｅ）に示すような
ゲートメタル２８の形状が得られる。なお、２５′はＴ
ｉである。

【００４０】（６）次いで、熱処理後、ＳＦ₆ ／Ｈｅに
より、ＳｉＮ膜２２を除去すると、図３（ｆ）に示すよ
うに、下層のＴｉ２５も同時に除去されて、ゲートメタ
ル２８が得られる。

【００４１】このゲートメタル形成方法によれば、ホト
リソ工程を１回増やすだけで、領域Ｂ及びＢ′のゲート
メタルの高さをさらに増やすことができる。

【００４２】このように、第２実施例によれば、第１実
施例に比べて、ホトリソ及び蒸着リフトオフ工程を増や
すことにより、領域Ｂ及びＢ′でのＴｉの厚さを大きく
している。ＳＦ₆ ／Ｈｅ雰囲気下のエッチングでは、第
１実施例と同様の現象が起こると思われるので、第１実
施例より、さらに領域Ｂ及びＢ′での基板とゲートメタ
ルとの間隔を大きくすることができる。

【００４３】この第２実施例によれば、第１実施例よ
り、ホトリソ及び蒸着・リフトオフの工程が増えるが、
領域Ｂ及びＢ′でのゲートメタルの高さをさらに大きく
することができ、ＦＥＴ及びＨＥＭＴの電極間容量、つ
まり、Ｃｇｓ及びＣｇｄをさらに小さくすることができ
る。

【００４４】次に、本発明の第３実施例について説明す
る。

【００４５】この第３実施例では、第１実施例からホト
リソ工程を増やすことなく、ゲートメタルの高さを大き
くする方法を提供するものである。

【００４６】図４は本発明の第３実施例を示す半導体素
子の製造工程断面図である。

【００４７】（１）まず、図４（ａ）に示すように、Ｆ
ＥＴまたはＨＥＭＴを形成するための構造を持つ結晶成
長（ＧａＡｓ半導体）基板３１を用意し、その上にＳｉ
Ｎ膜３２を成長させ、さらに、ＥＢ露光用レジストを塗
布した後、ＥＢ露光・現像して、パターニングを行う。

【００４８】次に、ＥＢ露光用レジストをマスクとし
て、ＲＩＥを行い、ゲート開口３３及びリセスエッチン
グ跡３３′を形成する。

【００４９】（２）次に、図４（ｂ）に示すように、逆
テーパーの傾きを大きくしてネガレジスト３４をパター
ニングする。

【００５０】（３）次いで、蒸着方向Ａ及びＢから、図
４（ｃ）に示すように、領域Ｂ及びＢ′にＴｉ３５を蒸
着する。

【００５１】（４）更に、垂直方向からＴｉ＼Ａｌ積層
メタル３６を蒸着し、リフトオフすることで、図４
（ｄ）の形状を得る。これを熱処理した後、ＳＦ₆ ／Ｈ
ｅのエッチングを行えば、領域Ｂ及びＢ′でのゲートメ
タルの高さが高い形状を形成できる。なお、３５′はＴ
ｉである。

【００５２】このように、第１実施例から蒸着工程を増
やすことにより、領域Ｂ及びＢ′でのＴｉの厚さを厚く
するようにしている。ＳＦ₆ ／Ｈｅ雰囲気下でのエッチ
ングでは第１実施例と同様の現象が起こると思われるの
で、第１実施例よりさらに領域Ｂ及びＢ′のゲートメタ
ルの高さを大きくすることができる。

【００５３】このように、第１実施例より、蒸着工程が
増えるだけで、領域Ｂ及びＢ′でのゲートメタルの高さ
を大きくすることができ、ＦＥＴ及びＨＥＭＴの電極間
容量、つまり、Ｃｇｓ及びＣｇｄをさらに小さくでき
る。

【００５４】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。

【００５５】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。

【００５６】（Ａ）ゲート形成で用いるＳｉＮ膜の厚さ
を変えず、また、ショットキー接合の状態を変えること
なく、ＦＥＴまたはＨＥＭＴの電極間容量、つまり、Ｃ
ｇｓ及びＣｇｄを低減することができる。

【００５７】（Ｂ）ＧａＡｓ半導体基板上のＴｉは合金
反応のため、ガスに侵されないで残るが、ＳｉＮ膜上の
Ｔｉはエッチングされることを利用し、ＦＥＴ及びＨＥ
ＭＴの容量（Ｃｇｓ及びＣｇｄ）を低減することができ
る。

【００５８】特に、リセスエッチング跡の周辺領域Ｂ及
びＢ′におけるゲートメタルと結晶成長基板の間の容量
の低減を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す電界効果トランジス
タのゲート形成工程断面図である。

【図２】従来の電界効果トランジスタのゲート形成工程
断面図である。

【図３】本発明の第２実施例を示す電界効果トランジス
タのゲート形成工程断面図である。

【図４】本発明の第３実施例を示す電界効果トランジス
タのゲート形成工程断面図である。

【符号の説明】

１１，２１，３１ 結晶成長（ＧａＡｓ半導体）基板 １２，１２′，２２，３２ ＳｉＮ膜 １３ 電子線（ＥＢ）露光用レジスト １４，１４′，２３，３３ ゲート開口 １５，２４，２６，３４ ネガレジスト １６，２３′，３３′ リセスエッチング跡 １７，２７，２８，３６ Ｔｉ＼Ａｌの積層メタルゲ
ートメタル（ゲートメタル） １８，２５，２５′，３５，３５′ Ｔｉ １９ Ａｌ ２０′，２０″ 空隙

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−69242（ＪＰ，Ａ) 特開 平８−148508（ＪＰ，Ａ) 特開 平２−180031（ＪＰ，Ａ) 特開 平５−63003（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 29/778 H01L 29/812

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 電界効果トランジスタのゲート形成方法
   において、 化合物半導体基板上にゲート開口が形成されるＳｉＮ膜
   を設け、次いで、Ｔｉ膜を堆積した後にＡｌを積層し、
   熱処理後ＳＦ ₆ ／Ｈｅによるエッチングで前記ＳｉＮ膜
   及び前記半導体基板と接触するＴｉ膜以外の部位のＴｉ
   膜を除去し、電極間容量を低減することを特徴とする電
   界効果トランジスタのゲート形成方法。