JP2523985B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2523985B2 JP2523985B2 JP31254190A JP31254190A JP2523985B2 JP 2523985 B2 JP2523985 B2 JP 2523985B2 JP 31254190 A JP31254190 A JP 31254190A JP 31254190 A JP31254190 A JP 31254190A JP 2523985 B2 JP2523985 B2 JP 2523985B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- gate
- resist pattern
- gate electrode
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法に関し、特にGaAs
電界効果トランジスタ（FET），高電子移動度トランジ
スタ（HEMT）等のゲート電極を形成する方法に関するも
のである。
電界効果トランジスタ（FET），高電子移動度トランジ
スタ（HEMT）等のゲート電極を形成する方法に関するも
のである。
一般に高周波電界効果トランジスタの高性能化のため
にはゲート長（Lg）の短縮，ゲート抵抗（Rg）の減少が
求められている。このため、ゲート電極の下部側を細く
上部側を広くした、いわゆるＴ形ゲート構造が考案され
ている。また、高耐圧の要求からゲートリセス構造も同
時に採用した構造が求められているが、その構造は困難
である。このため、ゲートリセス内にSiNまたはSiONの
スペーサ層を用いたＴ形ゲート化が試みられている。
にはゲート長（Lg）の短縮，ゲート抵抗（Rg）の減少が
求められている。このため、ゲート電極の下部側を細く
上部側を広くした、いわゆるＴ形ゲート構造が考案され
ている。また、高耐圧の要求からゲートリセス構造も同
時に採用した構造が求められているが、その構造は困難
である。このため、ゲートリセス内にSiNまたはSiONの
スペーサ層を用いたＴ形ゲート化が試みられている。
第２図（ａ）〜（ｆ）は従来の方法による、ゲートリ
セス内にＴ形ゲート電極を形成する工程を示す工程断面
図である。図において、１は基板、２は活性層、３はソ
ース電極、４はドレイン電極、５はゲート電極、6,12は
SiNまたはSiONのスペーサ層、６′,12′はSiNまたはSiO
Nのスペーサ層の残り、7,11はレジスト、９はゲートリ
セスである。
セス内にＴ形ゲート電極を形成する工程を示す工程断面
図である。図において、１は基板、２は活性層、３はソ
ース電極、４はドレイン電極、５はゲート電極、6,12は
SiNまたはSiONのスペーサ層、６′,12′はSiNまたはSiO
Nのスペーサ層の残り、7,11はレジスト、９はゲートリ
セスである。
次に、従来方法による工程の説明を行う。
まず半導体基板１上に成長された活性層２上にソース
電極３およびドレイン電極４を形成し、ウェハ全面にSi
NまたはSiONのスペーサ層６を形成する。その後、ゲー
トリセス形成用レジストパターン７をマスターに前記ス
ペーサ層６をエッチング除去する（第２図（ａ））。次
に、前記開孔されたスペーサ層６をマスクとして活性層
２をエッチングし、ゲートリセス９を形成し（第２図
（ｂ））、レジスト７を除去した後、ゲートリセス９が
埋まるようにSiNまたはSiONのスペーサ層12を形成する
（第２図（ｃ））。ドライエッチングでスペーサ層12の
厚み分を除去すると、段差部にスペーサ層12の残り12′
が、ゲートリセス９の両隅に残る（第２図（ｄ））。次
いで、ゲートリセス９部以外の部分にゲート電極形成用
レジストパターン11を形成し、ゲート電極用金属5,5′
を蒸着で形成する（第２図（ｅ））。最後に、リフトオ
フ法により不要金属５′及びレジスト11を除去し、その
後ドライエッチングによりスペーサ層を除去してＴ形ゲ
ート電極５を得て、FET構造を形成する（第２図
（ｆ））。
電極３およびドレイン電極４を形成し、ウェハ全面にSi
NまたはSiONのスペーサ層６を形成する。その後、ゲー
トリセス形成用レジストパターン７をマスターに前記ス
ペーサ層６をエッチング除去する（第２図（ａ））。次
に、前記開孔されたスペーサ層６をマスクとして活性層
２をエッチングし、ゲートリセス９を形成し（第２図
（ｂ））、レジスト７を除去した後、ゲートリセス９が
埋まるようにSiNまたはSiONのスペーサ層12を形成する
（第２図（ｃ））。ドライエッチングでスペーサ層12の
厚み分を除去すると、段差部にスペーサ層12の残り12′
が、ゲートリセス９の両隅に残る（第２図（ｄ））。次
いで、ゲートリセス９部以外の部分にゲート電極形成用
レジストパターン11を形成し、ゲート電極用金属5,5′
を蒸着で形成する（第２図（ｅ））。最後に、リフトオ
フ法により不要金属５′及びレジスト11を除去し、その
後ドライエッチングによりスペーサ層を除去してＴ形ゲ
ート電極５を得て、FET構造を形成する（第２図
（ｆ））。
従来、ゲートリセス構造でＴ形ゲートを形成するには
第２図のような工程で行われていたので、Ｔ形ゲート形
成後にスペーサ層12の残り12′がゲートリセス９内に残
り、ゲート電極とGaAs活性層の間のSiNまたはSiON等の
誘電体膜による寄生容量が増加してFET等の高周波特性
を損ね、ゲート長短縮の効果を低減するという問題点が
あった。
第２図のような工程で行われていたので、Ｔ形ゲート形
成後にスペーサ層12の残り12′がゲートリセス９内に残
り、ゲート電極とGaAs活性層の間のSiNまたはSiON等の
誘電体膜による寄生容量が増加してFET等の高周波特性
を損ね、ゲート長短縮の効果を低減するという問題点が
あった。
この発明は、上記のような問題点を解消するためにな
されたもので、ゲートリセス内に残存量が形成されるこ
となく、ゲート長の短縮とゲート抵抗の減少が可能な半
導体装置の製造方法を得ることを目的とする。
されたもので、ゲートリセス内に残存量が形成されるこ
となく、ゲート長の短縮とゲート抵抗の減少が可能な半
導体装置の製造方法を得ることを目的とする。
この発明に係る半導体装置の製造方法は、半導体ウエ
ハの一方の主面上にソース・ドレイン電極を形成する工
程と、該ソース・ドレイン電極を形成した側の主面全面
にSiNまたはSiONからなり上層の方が下層よりエッチン
グレートが遅い２層のスペーサ層を形成する工程と、前
記スペーサ層上にゲートリセス形成用のレジストパター
ンを形成する工程と、前記レジストパターンをマスクと
してエッチングを行うことにより２段のゲートリセスの
形成する工程と、前記レジストパターンを除去した後に
ダミー電極形成用の金属を蒸着する工程と、前記ゲート
リセス内を充填するとともに前記ダミー電極形成用の金
属上においては上部が下部より広く前記ゲートリセス形
成用のレジストパターンより開孔幅が広いゲート電極形
成用のレジストパターンを形成する工程と、前記ゲート
リセス内において前記ダミー電極形成用の金属上に存在
する前記レジストパターンを除去した後に前記ゲート電
極形成用のレジストパターンをマスクとして前記蒸着金
属および前記スペーサ層を除去する工程と、前記ゲート
電極形成用のレジストパターンを薄化した後にゲート電
極形成用の金属を蒸着する工程と、前記蒸着されたゲー
ト電極形成用の金属の不要部分をリフトオフした後にド
ライエッチングを行うことによりゲート電極周囲の前記
蒸着金属および前記スペーサ層を除去してゲート電極を
完成させる工程とを含み、電界効果トランジスタを製造
するようにしたものである。
ハの一方の主面上にソース・ドレイン電極を形成する工
程と、該ソース・ドレイン電極を形成した側の主面全面
にSiNまたはSiONからなり上層の方が下層よりエッチン
グレートが遅い２層のスペーサ層を形成する工程と、前
記スペーサ層上にゲートリセス形成用のレジストパター
ンを形成する工程と、前記レジストパターンをマスクと
してエッチングを行うことにより２段のゲートリセスの
形成する工程と、前記レジストパターンを除去した後に
ダミー電極形成用の金属を蒸着する工程と、前記ゲート
リセス内を充填するとともに前記ダミー電極形成用の金
属上においては上部が下部より広く前記ゲートリセス形
成用のレジストパターンより開孔幅が広いゲート電極形
成用のレジストパターンを形成する工程と、前記ゲート
リセス内において前記ダミー電極形成用の金属上に存在
する前記レジストパターンを除去した後に前記ゲート電
極形成用のレジストパターンをマスクとして前記蒸着金
属および前記スペーサ層を除去する工程と、前記ゲート
電極形成用のレジストパターンを薄化した後にゲート電
極形成用の金属を蒸着する工程と、前記蒸着されたゲー
ト電極形成用の金属の不要部分をリフトオフした後にド
ライエッチングを行うことによりゲート電極周囲の前記
蒸着金属および前記スペーサ層を除去してゲート電極を
完成させる工程とを含み、電界効果トランジスタを製造
するようにしたものである。
この発明においては、上述のように、上層の方が下層
よりエッチングレートが遅い２層のスペーサ層を形成す
るようにしたので、この上に形成されるマスクを用いて
半導体ウエハをエッチングして形成されるリセスの構造
が制御され、これが２段になる。また、蒸着金属および
スペーサ層を除去した後にゲート電極形成用のレジスト
パターンを薄化するようにしたので、リセス内に存在す
るレジストが薄化され、これを用いて形成されるゲート
電極の橋脚部分が短くなる。さらに、ゲート電極形成用
のレジストパターンを上部が下部より広くなるように形
成しているので、ゲート電極を形成した後にドライエッ
チングを行うことによりゲート電極周囲の前記蒸着金属
および前記スペーサ層が除去される。
よりエッチングレートが遅い２層のスペーサ層を形成す
るようにしたので、この上に形成されるマスクを用いて
半導体ウエハをエッチングして形成されるリセスの構造
が制御され、これが２段になる。また、蒸着金属および
スペーサ層を除去した後にゲート電極形成用のレジスト
パターンを薄化するようにしたので、リセス内に存在す
るレジストが薄化され、これを用いて形成されるゲート
電極の橋脚部分が短くなる。さらに、ゲート電極形成用
のレジストパターンを上部が下部より広くなるように形
成しているので、ゲート電極を形成した後にドライエッ
チングを行うことによりゲート電極周囲の前記蒸着金属
および前記スペーサ層が除去される。
以下、この発明の実施例を図について説明する。
第１図（ａ）〜（ｈ）は本発明の実施例による半導体
装置の製造方法を示す工程断面図であり、図において、
１は基板、２は活性層、３はソース電極、４はドレイン
電極、５はゲート電極、６はSiNまたはSiONのスペーサ
層、10はこのスペーサ層６よりエッチングレートの遅い
SiNまたはSiONのスペーサ層、7,11はレジスト、８はダ
ミーゲート形成用蒸着金属、９はゲートリセスである。
装置の製造方法を示す工程断面図であり、図において、
１は基板、２は活性層、３はソース電極、４はドレイン
電極、５はゲート電極、６はSiNまたはSiONのスペーサ
層、10はこのスペーサ層６よりエッチングレートの遅い
SiNまたはSiONのスペーサ層、7,11はレジスト、８はダ
ミーゲート形成用蒸着金属、９はゲートリセスである。
次に、この実施例による製造工程の説明を行う。
まず、半導体基板１上に成長された活性層２上にソー
ス電極３およびドレイン電極４を形成し、ウェハ全面に
SiNまたはSiONのスペーサ層６およびこれよりエッチン
グレートの遅いスペーサ層10をその上側に形成する（第
１図（ａ））。その後、スペーサ層6,10の加工用レジス
トパターン７を形成し、このレジストパターン７をマス
クに前記スペーサ層6,10をエッチング除去し、スペーサ
層10のサイドエッチングおよびGaAs基板のエッチングを
行って任意の形状のゲートリセス９を得る（第１図
（ｂ））。その後、レジストパターン７を除去し、ウェ
ハ全面にダミーゲート形成用蒸着金属８を蒸着する（第
１図（ｃ））。
ス電極３およびドレイン電極４を形成し、ウェハ全面に
SiNまたはSiONのスペーサ層６およびこれよりエッチン
グレートの遅いスペーサ層10をその上側に形成する（第
１図（ａ））。その後、スペーサ層6,10の加工用レジス
トパターン７を形成し、このレジストパターン７をマス
クに前記スペーサ層6,10をエッチング除去し、スペーサ
層10のサイドエッチングおよびGaAs基板のエッチングを
行って任意の形状のゲートリセス９を得る（第１図
（ｂ））。その後、レジストパターン７を除去し、ウェ
ハ全面にダミーゲート形成用蒸着金属８を蒸着する（第
１図（ｃ））。
ウェハ全面にレジスト11を塗布し、ゲートリセス９を
埋め戻しゲート電極形成用レジストパターン11を形成す
る。この時、蒸着金属８をマスクとしてゲートリセス内
のレジスト11を開孔する（第１図（ｄ））。そして、レ
ジストパターン11をマスクとして蒸着金属８および前記
スペーサ層6,10をエッチング除去し、さらに、レジスト
11のエッチングバックを行い、酸素アッシング等により
ゲートリセス内レジストの薄膜化を行い、段差状に該レ
ジストを残す（第１図（ｅ））。次いで、ゲート電極用
金属を蒸着し（第１図（ｆ））、リフトオフ法により不
要金属５′およびレジスト11を除去する（第１図
（ｇ））。最後にドライエッチングにより蒸着金属８及
びスペーサ層6,10を除去してＴ形ゲート電極５を得て、
FET構造を形成する（第１図（ｈ））。
埋め戻しゲート電極形成用レジストパターン11を形成す
る。この時、蒸着金属８をマスクとしてゲートリセス内
のレジスト11を開孔する（第１図（ｄ））。そして、レ
ジストパターン11をマスクとして蒸着金属８および前記
スペーサ層6,10をエッチング除去し、さらに、レジスト
11のエッチングバックを行い、酸素アッシング等により
ゲートリセス内レジストの薄膜化を行い、段差状に該レ
ジストを残す（第１図（ｅ））。次いで、ゲート電極用
金属を蒸着し（第１図（ｆ））、リフトオフ法により不
要金属５′およびレジスト11を除去する（第１図
（ｇ））。最後にドライエッチングにより蒸着金属８及
びスペーサ層6,10を除去してＴ形ゲート電極５を得て、
FET構造を形成する（第１図（ｈ））。
このように本実施例では、ゲートリセスを、誘電体層
を用いないでレジストを用いて埋め戻したので、リセス
構造でのＴ形ゲートの寄生容量の増加を抑制し、ゲート
長短縮とゲート抵抗の減少ができる。
を用いないでレジストを用いて埋め戻したので、リセス
構造でのＴ形ゲートの寄生容量の増加を抑制し、ゲート
長短縮とゲート抵抗の減少ができる。
また、上記実施例では、スペーサ層を２層にしたので
ゲートリセスが２段に形成され、ゲート抵抗の増加を抑
制し、耐圧を向上することができ、かつ、酸素アッシン
グ等によるゲートリセス内のレジストの薄膜化を行った
ので、橋脚部分、すなわちＴ形電極の下部電極を短くで
き、下部電極と上部電極の接続を容易にすることができ
る。
ゲートリセスが２段に形成され、ゲート抵抗の増加を抑
制し、耐圧を向上することができ、かつ、酸素アッシン
グ等によるゲートリセス内のレジストの薄膜化を行った
ので、橋脚部分、すなわちＴ形電極の下部電極を短くで
き、下部電極と上部電極の接続を容易にすることができ
る。
〔発明の効果〕 以上のように、この発明に係る半導体装置の製造方法
によれば、半導体ウエハの一方の主面上にソース・ドレ
イン電極を形成する工程と、該ソース・ドレイン電極を
形成した側の主面全面にSiNまたはSiONからなり上層の
方が下層よりエッチングレートが遅い２層のスペーサ層
を形成する工程と、前記スペーサ層上にゲートリセス形
成用のレジストパターンを形成する工程と、前記レジス
トパターンをマスクとしてエッチングを行うことにより
２段のゲートリセスの形成する工程と、前記レジストパ
ターンを除去した後にダミー電極形成用の金属を蒸着す
る工程と、前記ゲートリセス内を充填するとともに前記
ダミー電極形成用の金属上においては上部が下部より広
く前記ゲートリセス形成用のレジストパターンより開孔
幅が広いゲート電極形成用のレジストパターンを形成す
る工程と、前記ゲートリセス内において前記ダミー電極
形成用の金属上に存在する前記レジストパターンを除去
した後に前記ゲート電極形成用のレジストパターンをマ
スクとして前記蒸着金属および前記スペーサ層を除去す
る工程と、前記ゲート電極形成用のレジストパターンを
薄化した後にゲート電極形成用の金属を蒸着する工程
と、前記蒸着されたゲート電極形成用の金属の不要部分
をリフトオフした後にドライエッチングを行うことによ
りゲート電極周囲の前記蒸着金属および前記スペーサ層
を除去してゲート電極を完成させる工程とを含み、電界
効果トランジスタを製造するようにしたので、ゲート電
極直下の誘電体膜が存在せず、リセス構造でのＴ形ゲー
トで寄生容量の増加を抑制して、高耐圧でゲート長短と
ゲート抵抗の減少ができ、下部電極と上部電極の接続を
容易にすることができるので、高周波領域で高性能な電
界効果トランジスタの製造方法を得ることができる効果
がある。
によれば、半導体ウエハの一方の主面上にソース・ドレ
イン電極を形成する工程と、該ソース・ドレイン電極を
形成した側の主面全面にSiNまたはSiONからなり上層の
方が下層よりエッチングレートが遅い２層のスペーサ層
を形成する工程と、前記スペーサ層上にゲートリセス形
成用のレジストパターンを形成する工程と、前記レジス
トパターンをマスクとしてエッチングを行うことにより
２段のゲートリセスの形成する工程と、前記レジストパ
ターンを除去した後にダミー電極形成用の金属を蒸着す
る工程と、前記ゲートリセス内を充填するとともに前記
ダミー電極形成用の金属上においては上部が下部より広
く前記ゲートリセス形成用のレジストパターンより開孔
幅が広いゲート電極形成用のレジストパターンを形成す
る工程と、前記ゲートリセス内において前記ダミー電極
形成用の金属上に存在する前記レジストパターンを除去
した後に前記ゲート電極形成用のレジストパターンをマ
スクとして前記蒸着金属および前記スペーサ層を除去す
る工程と、前記ゲート電極形成用のレジストパターンを
薄化した後にゲート電極形成用の金属を蒸着する工程
と、前記蒸着されたゲート電極形成用の金属の不要部分
をリフトオフした後にドライエッチングを行うことによ
りゲート電極周囲の前記蒸着金属および前記スペーサ層
を除去してゲート電極を完成させる工程とを含み、電界
効果トランジスタを製造するようにしたので、ゲート電
極直下の誘電体膜が存在せず、リセス構造でのＴ形ゲー
トで寄生容量の増加を抑制して、高耐圧でゲート長短と
ゲート抵抗の減少ができ、下部電極と上部電極の接続を
容易にすることができるので、高周波領域で高性能な電
界効果トランジスタの製造方法を得ることができる効果
がある。
第１図はこの発明の実施例による半導体装置の製造方法
を示す工程断面図、第２図は従来の半導体装置の製造方
法を示す工程断面図である。 図において、１は基板、２は活性層、３はソース電極、
４はドレイン電極、５はゲート電極、6,10はSiNまたはS
iONのスペーサ層、7,11はレジスト、８はダミーゲート
形成用蒸着金属、９はゲートリセスである。 なお図中同一符号は同一又は相当部分を示す。
を示す工程断面図、第２図は従来の半導体装置の製造方
法を示す工程断面図である。 図において、１は基板、２は活性層、３はソース電極、
４はドレイン電極、５はゲート電極、6,10はSiNまたはS
iONのスペーサ層、7,11はレジスト、８はダミーゲート
形成用蒸着金属、９はゲートリセスである。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】半導体ウエハの一方の主面上にソース・ド
レイン電極を形成する工程と、 該ソース・ドレイン電極を形成した側の主面全面にSiN
またはSiONからなり上層の方が下層よりエッチングレー
トが遅い２層のスペーサ層を形成する工程と、 前記スペーサ層上にゲートリセス形成用のレジストパタ
ーンを形成する工程と、 前記レジストパターンをマスクとしてエッチングを行う
ことにより２段のゲートリセスの形成する工程と、 前記レジストパターンを除去した後にダミー電極形成用
の金属を蒸着する工程と、 前記ゲートリセス内を充填するとともに前記ダミー電極
形成用の金属上においては上部が下部より広く前記ゲー
トリセス形成用のレジストパターンより開孔幅が広いゲ
ート電極形成用のレジストパターンを形成する工程と、 前記ゲートリセス内において前記ダミー電極形成用の金
属上に存在する前記レジストパターンを除去した後に前
記ゲート電極形成用のレジストパターンをマスクとして
前記蒸着金属および前記スペーサ層を除去する工程と、 前記ゲート電極形成用のレジストパターンを薄化した後
にゲート電極形成用の金属を蒸着する工程と、 前記蒸着されたゲート電極形成用の金属の不要部分をリ
フトオフした後にドライエッチングを行うことによりゲ
ート電極周囲の前記蒸着金属および前記スペーサ層を除
去してゲート電極を完成させる工程とを含み、 電界効果トランジスタを製造することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31254190A JP2523985B2 (ja) | 1990-11-16 | 1990-11-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31254190A JP2523985B2 (ja) | 1990-11-16 | 1990-11-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04186640A JPH04186640A (ja) | 1992-07-03 |
| JP2523985B2 true JP2523985B2 (ja) | 1996-08-14 |
Family
ID=18030469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31254190A Expired - Lifetime JP2523985B2 (ja) | 1990-11-16 | 1990-11-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2523985B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06177159A (ja) * | 1992-10-09 | 1994-06-24 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
| JP2940387B2 (ja) * | 1994-02-22 | 1999-08-25 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6087207A (en) * | 1998-09-29 | 2000-07-11 | Raytheon Company | Method of making pseudomorphic high electron mobility transistors |
-
1990
- 1990-11-16 JP JP31254190A patent/JP2523985B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04186640A (ja) | 1992-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2778600B2 (ja) | 半導体装置の製造方法 | |
| JP2523985B2 (ja) | 半導体装置の製造方法 | |
| JPS6315475A (ja) | 電界効果型半導体装置の製造方法 | |
| JPH0472381B2 (ja) | ||
| JP2606592B2 (ja) | 電界効果型トランジスタのゲート電極及びその製造方法 | |
| JPH065682B2 (ja) | 半導体装置の製造方法 | |
| JP2853940B2 (ja) | 半導体装置の製造方法 | |
| JP3144089B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2664527B2 (ja) | 半導体装置 | |
| JP2002026034A (ja) | 半導体装置の製造方法 | |
| JPH0411741A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP2776053B2 (ja) | 半導体装置の製造方法 | |
| JPS63137481A (ja) | 半導体装置の製造方法 | |
| JPH02142143A (ja) | 電界効果トランジスタの製造方法 | |
| JP2709055B2 (ja) | 半導体装置の製造方法 | |
| JP3217714B2 (ja) | 電界効果トランジスタのゲート形成方法 | |
| JP2591454B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH04137737A (ja) | 半導体装置の製造方法 | |
| JPS63172474A (ja) | 半導体装置の製造方法 | |
| JP2607310B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH04274332A (ja) | 半導体装置の製造方法 | |
| JPH04157733A (ja) | 半導体装置の製造方法 | |
| JPH05218090A (ja) | 電界効果トランジスタの製造方法 | |
| JPH033337A (ja) | 半導体装置の製造方法 | |
| JPS62190773A (ja) | 電界効果トランジスタとその製造方法 |