JP2002026034A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2002026034A
JP2002026034A JP2000203694A JP2000203694A JP2002026034A JP 2002026034 A JP2002026034 A JP 2002026034A JP 2000203694 A JP2000203694 A JP 2000203694A JP 2000203694 A JP2000203694 A JP 2000203694A JP 2002026034 A JP2002026034 A JP 2002026034A
Authority
JP
Japan
Prior art keywords
mask
film
layer
recess
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2000203694A
Other languages
English (en)
Inventor
Shinichi Hoshi
真一 星
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2000203694A priority Critical patent/JP2002026034A/ja
Priority to US09/799,049 priority patent/US6383853B2/en
Publication of JP2002026034A publication Critical patent/JP2002026034A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
    • H01L29/66863—Lateral single gate transistors
    • H01L29/66871—Processes wherein the final gate is made after the formation of the source and drain regions in the active layer, e.g. dummy-gate processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0331—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers for lift-off processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28581—Deposition of Schottky electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】 【課題】 露光装置の性能に依存することなく，パター
ンの微細化および多様化が可能な半導体装置の製造方法
を提供する。 【解決手段】 スペーサ膜５に対して，Ａｌを斜め蒸着
し，エッチングガード用メタル膜６を形成する。具体的
には，ＳｉＯ２スペーサ膜５の表面の法線方向ｎに対し
て８５°（蒸着角度）の傾きを成す方向（スペーサ膜５
の表面から５°の傾きを成す方向，図中の矢印の方向）
からＡｌを蒸着する。例えば，リセス部の深さが０．１
０μｍ，開口幅が０．４μｍであれば，Ａｌがリセス部
Ｒの底面に蒸着されることはない。エッチングガード用
メタル膜６をマスクとして，スペーサ膜５に対して異方
性エッチングを施した後，エッチングガード用メタル膜
６を除去する。リセス部にゲート電極を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は，半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】ＭＥＳＦＥＴ(MEtal Semiconductor Fie
ld Effect Transistor)の従来の製造方法としては，下
記文献１の第1659頁III-C Device Fabricationおよび第
1660頁Fig.9に開示されているものがある。
【０００３】文献１：IEEE TRANSACTIONS ON ELECTRON
DEVICES,VOL.45,NO.8,AUGUST 1998 "0.2-μm Fully-Sel
f-Aligned Y-Shaped Gate HJFET's with Reduced Gate-
Fringing Capacitance Fabricated Using Collimated S
puttering and Electroless Au-Plating" P1559〜P1660
(Fig.9)
【０００４】文献１には，ＳｉＯ２絶縁膜の側面を利用
してＳｉＯ２サイドウォール(sidewall)を形成し，この
サイドウォールをマスクとしてゲート電極を形成するセ
ルフアライン法に関する技術が記載されている。この技
術の特徴は，ｎ＋ｃａｐ層とゲート電極との間の距離
が，ｎ＋ｃａｐ層をエッチングする際のサイドエッチン
グ量によって調整される点にある。
【０００５】ゲート形成に関するプロセス技術について
は，セルフアライン法の他，下記文献２に開示されてい
るフォトレジストを用いたリフトオフ法やダミーゲート
を用いたエッチング法が一般的である。
【０００６】文献２：Ralph E Williams,ARTECH HOUSE
"Gallium Arsenide Processing Technique" P270〜P28
4 Chapter12-3 GATE FABRICATION
【０００７】
【発明が解決しようとする課題】しかしながら，文献１
に記載の半導体装置の製造方法は，以下の問題点を有し
ている。
【０００８】１．ｎ＋ｃａｐ層（以下，「ｎ＋層」とい
う。）のサイドエッチング量は，エッチング条件やｎ＋
層の状態等によって変動してしまうため，ｎ＋層とゲー
ト電極との間の距離を所定の値に調整することは極めて
困難である。
【０００９】２．ｎ＋層の側面が露出するため，ゲート
電極とｎ＋層が接触するおそれがある。なお，この問題
は，ゲート電極を形成する際の蒸着位置のずれ（マイグ
レーション）や，ゲート電極を形成するための金属の蒸
着入射角のウェハ面内依存性によって発生し得る。
【００１０】３．Ｌｓｇ（ソース電極側のｎ＋層とゲー
ト電極との距離）とＬｇｄ（ゲート電極とソース電極側
のｎ＋層との距離）が等しくなるため，非対称型ＦＥＴ
を製造することができない。非対称型ＦＥＴは，例え
ば，ソース抵抗を低下させたい場合やゲート／ドレイン
間の耐圧を向上させたい場合に用いられる。
【００１１】一方，文献２に記載の半導体装置の製造方
法のように，レジストをパターニングしてゲートを形成
する場合，露光装置の性能（特に，解像度）によってＬ
ｓｇ，Ｌｇｄ，およびＬｇ（ゲート長）の最小値が決ま
ってしまう。したがって，パターンを微細化して半導体
装置を高集積化させようとした場合，より高性能な露光
装置が必要となり，製造コストの上昇に繋がってしま
う。
【００１２】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は，露光装置の性能に依存
することなく，パターンの微細化および多様化が可能な
半導体装置の製造方法を提供することにある。また，パ
ターン間ショートを防止しつつ，パターン間の距離を高
精度に調整することが可能な半導体装置の製造方法を提
供することにある。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に，請求項１に記載のように，基板上に，第１層を形成
する工程と，第１層上に，第２層を形成する工程と，第
２層の一部を除去して，第１層が露出するリセス部を形
成する工程と，第２層の表面，ならびに，リセス部の内
壁面および底面を覆う絶縁膜を形成する工程と，絶縁膜
の表面の法線方向に対して所定の角度を成す方向から，
絶縁膜に対して，絶縁膜の材料と異なる材料を凝着さ
せ，マスク（エッチングガード用膜）を形成する工程
と，マスクより露出している絶縁膜に対して，マスクの
表面の法線方向から異方性エッチングを施す工程と，マ
スクを除去する工程と，リセス部を金属材料によって埋
める工程と，を含むことを特徴とする半導体装置の製造
方法が提供される。
【００１４】かかる製造方法によれば，リセス部の底面
において，マスクが形成されず絶縁膜が露出する領域が
得られる。この露出した領域の絶縁膜のみが異方性エッ
チングによって除去される。このリセス部が金属材料に
よって埋められるため，金属材料と第１層は電気的に接
続され，金属材料と第２層は絶縁膜によって電気的に完
全に絶縁される。
【００１５】請求項２によれば，マスクを形成する工程
における所定の角度は，絶縁膜が形成された後のリセス
部の開口幅をＷ，深さをＤとすると， α＝ｔａｎ−1（Ｗ／Ｄ） から求まるαよりも大きい値に調整される。このように
凝着角度を調整することによって，マスクを形成する際
に凝着材がリセス部の底面に到達しなくなる。すなわ
ち，リセス部の底面全域にわたりマスクが形成されず，
絶縁膜が露出する。
【００１６】請求項３によれば，マスクを形成する工程
における所定の角度は，絶縁膜が形成された後のリセス
部の開口幅をＷ，深さをＤとすると， α＝ｔａｎ−1（Ｗ／Ｄ） から求まるαよりも小さく，かつ，０よりも大きい値に
調整される。このように凝着角度を調整することによっ
て，マスクを形成する際に，凝着材がリセス部の底面の
一部に到達しなくなる。すなわち，リセス部の底面にお
いて，マスクが形成されず，絶縁膜が露出する領域が得
られる。リセス部内において露出している絶縁膜は異方
性エッチングによって除去される。そして，金属材料が
リセス部を埋めることによって，金属材料と第１層が接
続されることになる。このように，金属材料と第１層と
を接続する回路パターンは，リセス部における絶縁膜の
露出範囲の大きさ，つまり，マスクが形成されない範囲
に応じて微細化されることになる。マスクが形成されな
い範囲は，凝着角度を調整することによって増減する。
したがって，凝着材の角度を適宜調整することによっ
て，回路パターンの微細化が実現する。
【００１７】請求項４によれば，基板上に，第１層を形
成する工程と，第１層上に，第２層を形成する工程と，
第２層の一部と他の一部を除去して，第１層が露出する
第１リセス部および第２リセス部を形成する工程と，第
２層の表面，ならびに，第１リセス部および第２リセス
部の各内壁面および各底面を覆う絶縁膜を形成する工程
と，第１リセス部と第２リセス部との間に位置する絶縁
膜に対して，第１のマスクを形成する工程と，絶縁膜の
表面の法線方向に対して所定の第１角度を成す第１方向
から，絶縁膜および第１のマスクに対して，絶縁膜の材
料と異なる材料を凝着させ，第２のマスクを形成する工
程と，絶縁膜の表面の法線方向に対して所定の第２角度
を成す第２方向から，絶縁膜および第１のマスクに対し
て，絶縁膜の材料と異なる材料を凝着させ，第３のマス
クを形成する工程と，第２のマスクおよび第３のマスク
より露出している絶縁膜に対して，第２のマスクおよび
第３のマスクの表面の法線方向から異方性エッチングを
施す工程と，第１のマスク，第２のマスク，および第３
のマスクを除去する工程と，第１リセス部および第２リ
セス部を金属材料によって埋める工程と，を含むことを
特徴とする半導体装置の製造方法が提供される。
【００１８】かかる製造方法によれば，第２のマスク
（第１エッチングガード用膜）を形成する際，および，
第３のマスク（第２エッチングガード用膜）を形成する
際に，第１のマスク（凝着材ガード用膜）によって凝着
材を遮蔽し，所定の範囲に凝着材を凝着させないように
することが可能となる。例えば，第２のマスクを形成す
る際には，第１リセス部の底面の一部に凝着材を到達さ
せ，第２リセス部の内部には凝着材を進入させないよう
にする。また，第３のマスクを形成する際には，第２リ
セス部の底面の一部に凝着材を到達させ，第１リセス部
の内部には凝着材を進入させないようにする。第２のマ
スクを形成する際の凝着角度と第３のマスクを形成する
際の凝着角度を適宜調整することによって，第１リセス
部と第２リセス部にそれぞれ独立した回路パターンを形
成することが可能となる。
【００１９】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる半導体装置の製造方法の好適な実施の形
態について詳細に説明する。なお，以下の説明および添
付された図面において，略同一の機能および構成を有す
る構成要素については，同一符号を付することによって
重複説明を省略する。
【００２０】［第１の実施の形態］本発明の第１の実施
の形態にかかる半導体装置としてのＭＥＳＦＥＴの製造
方法を図１〜図８を用いて説明する。
【００２１】エピタキシャル基板（以下，「基板」とい
う。）１の表面に第１層としてのチャネル層３を形成
し，さらにチャネル層３の表面に第２層としてのｎ＋層
２（ＧａＡｓ，厚さ０．２０μｍ）を形成する（図
１）。
【００２２】ｎ＋層２の表面にフォトレジストを塗布
し，フォトレジスト膜４を形成する。フォトレジスト膜
４を所定のパターンで露光／除去した後，例えばリン酸
過水系溶液を用いてｎ＋層２をエッチングし，チャネル
層３の表面の一部を露出させる（図２）。以下，ここで
のエッチング幅（アウターリセス幅）が０．５０μｍで
ある場合に即して製造方法を説明する。
【００２３】フォトレジスト膜４を除去する。ＣＶＤ法
を用いて絶縁膜としてのＳｉＯ２スペーサ膜５（ＳｉＯ
２，膜厚０．１０μｍ）を成膜する（図３）。ｎ＋層２
の表面（上面）の他，ｎ＋層２をエッチングして得られ
た空間（リセス：recess）内のｎ＋の側面および露出し
たチャネル層３の表面もスペーサ膜５によって覆われ
る。
【００２４】スペーサ膜５に対して，Ａｌを斜め蒸着
し，マスクとしてエッチングガード用メタル膜６を形成
する（図４）。具体的には，ＳｉＯ２スペーサ膜５の表
面の法線方向ｎに対して８５°（蒸着角度）の傾きを成
す方向（スペーサ膜５の表面から５°の傾きを成す方
向，図中の矢印の方向）からＡｌを蒸着する。
【００２５】このときＡｌの蒸着角度は，Ａｌがリセス
部Ｒの底面に蒸着されないように調整される。すなわ
ち，スペーサ膜５が形成された後のリセス部Ｒの幅を
Ｗ，深さをＤとすると，蒸着角度は，
【００２６】α＝ｔａｎ−1（Ｗ／Ｄ）
【００２７】から求まるαよりも大きい値に調整される
（図３参照）。本実施の形態では，リセス部Ｒの深さ
は，ｎ＋層２の厚さに等しいため，Ｄ＝０．１０μｍと
なる。また，アウターリセス幅は０．５０μｍである
が，リセス部Ｒの内壁にスペーサ膜５が形成されている
ため，例えば，Ｗ＝０．４μｍに狭まる。これらの値を
上式に代入すると，αは約７６°となる。つまり，蒸着
角度を７６°よりも大きくとれば（本実施の形態では，
蒸着角度は８５°に調整されている），Ａｌがリセス部
Ｒの底面に蒸着されることはない。
【００２８】エッチングガード用メタル膜６をマスクと
して，スペーサ膜５に対して異方性エッチングを施す。
ここでは，異方性エッチングとして反応性イオンエッチ
ング（ＲＩＥ，条件例：ＳＦ６ガス，１０ｍｔｏｒｒ，
１００Ｗ）を用いる。この異方性エッチングによって，
リセス部Ｒの底部のスペーサ膜５が除去され，チャネル
層３が露出する。しかし，リセス部Ｒ内においてｎ＋層
２の側面を覆うスペーサ膜５は，エッチングガード用メ
タル膜６によってマスクされるため，サイドウォール７
として残る（図５）。
【００２９】エッチングガード用メタル膜６をエッチン
グによって除去する（図６）。ここでは，Ａｌに反応
し，ＳｉＯ２に反応しないエッチャント（例えば，希塩
酸）を用いる。
【００３０】リフトオフレジストを塗布し，リフトオフ
レジスト膜８を形成する。リフトオフレジスト膜８をパ
ターニングして，リセス部Ｒに対応する位置に逆テーパ
形状の開口部を設ける。この逆テーパ形状の開口部を利
用して，ゲート電極９を形成する（図７）。
【００３１】スペーサ膜５の所定の領域２ヶ所を除去
し，ｎ＋膜２を露出させる。各露出部にオーミック電極
を形成し，それぞれをソース電極１０，ドレイン電極１
１とする（図８）。
【００３２】以上の工程を通して，対称型のセルフアラ
イメントゲートＭＥＳＦＥＴが完成する。
【００３３】本実施の形態にかかる半導体装置の製造方
法によれば，リセス部Ｒ内におけるｎ＋層２の側面は，
サイドウォール７によって完全に覆われる。したがっ
て，ゲート電極９がｎ＋膜２に接触する可能性がなくな
る。
【００３４】また，本実施の形態にかかる半導体装置の
製造方法によれば，ソース・ゲート間距離Ｌｓｇ（ソー
ス側のｎ＋層２とゲート電極９との距離）およびゲート
・ドレイン間距離Ｌｇｄ（ゲート電極９とドレイン側の
ｎ＋層２との距離）は，サイドウォール７の幅に一致す
る。サイドウォール７の幅は，スペーサ膜５の膜厚を制
御することによって調整されるため，従来の製造方法と
は異なり，露光装置の性能に依存することなく，ソース
・ゲート間距離Ｌｓｇを短縮させることが可能となる。
例えば，サイドウォール７の幅を０．０７μｍとすれ
ば，これがソース・ゲート間距離Ｌｓｇ（＝ゲート・ド
レイン間距離Ｌｇｄ）の値となる。
【００３５】［第２の実施の形態］本発明の第２の実施
の形態にかかる半導体装置としてのＭＥＳＦＥＴの製造
方法を図９〜図１６を用いて説明する。
【００３６】基板１の表面にチャネル層３を形成し，さ
らにチャネル層３の表面にｎ＋層２（ＧａＡｓ，厚さ
０．１０μｍ）を形成する（図９）。
【００３７】ｎ＋層２の表面にフォトレジストを塗布
し，フォトレジスト膜４を形成する。フォトレジスト膜
４を所定のパターンで露光／除去した後，例えばリン酸
過水系溶液を用いてｎ＋層２をエッチングし，チャネル
層３の表面の一部を露出させる（図１０）。以下，ここ
でのエッチング幅（アウターリセス幅）が０．５０μｍ
である場合に即して製造方法を説明する。
【００３８】フォトレジスト膜４を除去する。ＣＶＤ法
を用いてスペーサ膜５（ＳｉＯ２，膜厚０．１０μｍ）
を成膜する（図１１）。ｎ＋層２の表面（上面）の他，
ｎ＋層２をエッチングして得られた空間（リセス：rece
ss）内のｎ＋の側面および露出したチャネル層３の表面
もスペーサ膜５によって覆われる。
【００３９】スペーサ膜５の表面の法線方向ｎに対して
４５°の傾きを成す方向（図中の矢印の方向）からＡｌ
を蒸着し，エッチングガード用メタル膜６を形成する
（図１２）。エッチングガード用メタル膜６が形成され
る範囲について，図１２の拡大図を用いて説明する。
【００４０】上述のとおり，ｎ＋膜２の膜厚が０．１０
μｍであるため，スペーサ膜５は，０．１０μｍの段差
を有する。このスペーサ膜５に対してＡｌを斜め方向か
ら蒸着すると，Ａｌがスペーサ膜５によって遮られ，リ
セス部Ｒの底面においてＡｌが蒸着されない領域が得ら
れる。
【００４１】スペーサ膜５の表面（上面）と側面が直角
を成す場合，Ａｌの蒸着角度が４５°であることから，
リセス部Ｒの底面においてＡｌが蒸着されない領域は，
スペーサ膜５の側面から０．１０μｍまでの範囲とな
る。ところが，スペーサ膜５は，ＣＶＤ法によって成膜
され等方的に堆積していくため，角部が丸まった形状と
なる。したがって，リセス部Ｒの底面においてＡｌが蒸
着されない領域は，スペーサ膜５の側面から０．１０μ
ｍ以内，例えば，０．０４μｍまでの範囲となる。この
Ａｌが蒸着されない範囲（後に，ゲートが形成される範
囲）は，Ａｌの蒸着角度によって調整可能である。Ａｌ
の蒸着角度は，スペーサ膜５の膜厚およびリセス部Ｒの
深さ（＝ｎ＋膜２の膜厚）等に応じて決定される。
【００４２】エッチングガード用メタル膜６をマスクと
して，スペーサ膜５に対して異方性エッチングを施す。
ここでは，異方性エッチングとして反応性イオンエッチ
ング（ＲＩＥ，条件例：ＳＦ６ガス，１０ｍｔｏｒｒ，
１００Ｗ）を用いる。この異方性エッチングによって，
リセス部Ｒの底部においてエッチングガード用メタル膜
６に覆われていないスペーサ膜５は除去され，チャネル
層３が露出する。しかし，リセス部Ｒの底部においてエ
ッチングガード用メタル膜６の下方に位置するスペーサ
膜５，および，リセス部Ｒ内においてｎ＋層２の側面を
覆うスペーサ膜５は，エッチングガード用メタル膜６に
よってマスクされるため，サイドウォール７−１，７−
２として残る（図１３）。
【００４３】エッチングガード用メタル膜６をエッチン
グによって除去する（図１４）。ここでは，Ａｌに反応
し，ＳｉＯ２に反応しないエッチャント（例えば，希塩
酸）を用いる。
【００４４】リフトオフレジストを塗布し，リフトオフ
レジスト膜８を形成する。リフトオフレジスト膜８をパ
ターニングして，リセス部Ｒに対応する位置に逆テーパ
形状の開口部を設ける。この逆テーパ形状の開口部を利
用して，ゲート電極９を形成する（図１５）。
【００４５】一つのゲート電極９につきスペーサ膜５の
所定の領域２ヶ所を除去し，ｎ＋膜２を露出させる。各
露出部にオーミック電極を形成し，それぞれをソース電
極１０，ドレイン電極１１とする（図１６）。
【００４６】以上の工程を通して，非対称型のセルフア
ライメントゲートＭＥＳＦＥＴが完成する。
【００４７】本実施の形態にかかる半導体装置の製造方
法によれば，第１の実施の形態にかかる半導体装置の製
造方法と同様の効果が得られる。
【００４８】また，本実施の形態にかかる半導体装置の
製造方法によれば，Ａｌ蒸着角度，ｎ＋層２の膜厚，お
よびスペーサ膜５の膜厚を調整することによって，所定
のゲート長Ｌｇを得ることが可能となる。したがって，
従来の製造方法とは異なり，露光装置の性能に依存する
ことなく，短いゲート長Ｌｇを有するＭＥＳＦＥＴを製
造することが可能となる。なお，ゲート長Ｌｇが短縮さ
れることによって，ＭＥＳＦＥＴの特性（例えば，周波
数特性，ゲイン）の向上が実現する。
【００４９】さらに，本実施の形態にかかる半導体装置
の製造方法によれば，リセス幅（ｎ ＋層２のエッチング
幅）に応じてゲート・ドレイン間距離Ｌｇｄが調整され
る。したがって，非対称型ＭＥＳＦＥＴの製造が容易と
なる。
【００５０】［第３の実施の形態］本発明の第３の実施
の形態にかかる半導体装置としてのＭＥＳＦＥＴの製造
方法を図１７〜図２６を用いて説明する。
【００５１】基板１の表面にチャネル層３を形成し，さ
らにチャネル層３の表面にｎ＋層２（ＧａＡｓ，厚さ
０．１０μｍ）を形成する（図１７）。
【００５２】ｎ＋層２の表面にフォトレジストを塗布
し，フォトレジスト膜４を形成する。フォトレジスト膜
４を所定のパターンで露光／除去した後，例えばリン酸
過水系溶液を用いてｎ＋層２をエッチングし，チャネル
層３の表面の一部を露出させる（図１８）。以下，ここ
でのエッチング幅（アウターリセス幅）が０．５０μｍ
である場合に即して製造方法を説明する。
【００５３】フォトレジスト膜４を除去する。ＣＶＤ法
を用いてスペーサ膜５（ＳｉＯ２，膜厚０．１０μｍ）
を成膜する（図１９）。ｎ＋層２の表面（上面）の他，
ｎ＋層２をエッチングして得られた空間（リセス：rece
ss）内のｎ＋の側面および露出したチャネル層３の表面
もスペーサ膜５によって覆われる。
【００５４】スペーサ膜５の表面にフォトレジストを塗
布し，フォトレジスト膜を形成する。後にドレイン電極
が形成される位置に合わせてこのフォトレジスト膜をパ
ターニングし，Ａｌ蒸着の際のマスクとして，蒸着ガー
ド用フォトレジスト膜３０を形成する（図２０）。
【００５５】スペーサ膜５および蒸着ガード用フォトレ
ジスト膜３０の表面の法線方向ｎに対して４５°の傾き
を成す第１方向（図中の矢印の方向）からＡｌを蒸着
し，エッチングガード用メタル膜６−１を形成する（図
２１）。次に，エッチングガード用メタル膜６−１が形
成される範囲について説明する。
【００５６】上述のとおり，ｎ＋膜２の膜厚が０．１０
μｍであるため，スペーサ膜５は，０．１０μｍの段差
を有する。このスペーサ膜５に対してＡｌを第１方向か
ら蒸着すると，後に第１ゲートが形成されるリセス部Ｒ
１の底面において，Ａｌが蒸着されエッチングガード用
メタル膜６−１が形成される領域と，Ａｌがスペーサ膜
５によって遮蔽されエッチングガード用メタル膜６−１
が形成されない領域が得られる。
【００５７】スペーサ膜５の表面（上面）と側面が直角
を成す場合，Ａｌの蒸着角度が４５°であることから，
リセス部Ｒ１の底面においてＡｌが蒸着されない領域
は，スペーサ膜５の側面から０．１０μｍまでの範囲と
なる。ところが，スペーサ膜５は，ＣＶＤ法によって成
膜され等方的に堆積していくため，角部が丸まった形状
となる（図１２の拡大図参照）。したがって，リセス部
Ｒ１の底面においてＡｌが蒸着されない領域は，スペー
サ膜５の側面から０．１０μｍ以内，例えば，０．０４
μｍまでの範囲となる。このＡｌが蒸着されない範囲
は，Ａｌの蒸着角度によって調整可能である。また，Ａ
ｌの蒸着角度は，スペーサ膜５の膜厚およびリセス部Ｒ
１の深さ（＝ｎ＋膜２の膜厚）等に応じて決定される。
【００５８】一方，リセス部Ｒ１の隣に位置し，後に第
２ゲートが形成されるリセス部Ｒ２の底面には，その全
範囲が蒸着ガード用フォトレジスト膜３０によってＡｌ
から遮蔽されるため，Ａｌが蒸着されず，エッチングガ
ード用メタル膜６−１は形成されない。また，リセス部
Ｒ２の底面に連続するスペーサ膜５の側面５−１および
表面（上面）の一部５−２も蒸着ガード用フォトレジス
ト膜３０によってＡｌから遮蔽されるため，Ａｌが蒸着
されず，エッチングガード用メタル膜６−１は形成され
ない。
【００５９】スペーサ膜５および蒸着ガード用フォトレ
ジスト膜３０の表面の法線方向ｎに対して４５°の傾き
を成す第２方向（図中の矢印の方向）からＡｌを蒸着
し，エッチングガード用メタル膜６−２を形成する（図
２２）。なお，エッチングガード用メタル膜６−１を形
成するときのＡｌの蒸着方向（第１方向）とエッチング
ガード用メタル膜６−２を形成するときのＡｌの蒸着方
向（第２方向）は，スペーサ膜５および蒸着ガード用フ
ォトレジスト膜３０の表面の法線方向ｎを基準に対称の
関係にあることが好ましい。次に，エッチングガード用
メタル膜６−２が形成される範囲について説明する。
【００６０】上述のとおり，ｎ＋膜２の膜厚が０．１０
μｍであるため，スペーサ膜５は，０．１０μｍの段差
を有する。このスペーサ膜５に対してＡｌを第２方向か
ら蒸着すると，後に第２ゲートが形成されるリセス部Ｒ
２の底部において，Ａｌが蒸着されエッチングガード用
メタル膜６−２が形成される領域と，Ａｌがスペーサ膜
５によって遮蔽されエッチングガード用メタル膜６−２
が形成されない領域が得られる。
【００６１】スペーサ膜５の表面（上面）と側面が直角
を成す場合，Ａｌの蒸着角度が４５°であることから，
リセス部Ｒ２の底部においてＡｌが蒸着されない領域
は，スペーサ膜５の側面から０．１０μｍまでの範囲と
なる。ところが，スペーサ膜５は，ＣＶＤ法によって成
膜され等方的に堆積していくため，角部が丸まった形状
となる（図１２の拡大図参照）。したがって，リセス部
Ｒ２の底面においてＡｌが蒸着されない領域は，スペー
サ膜５の側面から０．１０μｍ以内，例えば，０．０４
μｍまでの範囲となる。このＡｌが蒸着されない範囲
は，Ａｌの蒸着角度によって調整可能である。また，Ａ
ｌの蒸着角度は，スペーサ膜５の膜厚およびリセス部Ｒ
２の深さ（＝ｎ＋膜２の膜厚）等に応じて決定される。
【００６２】一方，後に第１ゲートが形成されるリセス
部Ｒ１の底面には，その全範囲が蒸着ガード用フォトレ
ジスト膜３０によってＡｌから遮蔽されるため，Ａｌが
蒸着されず，エッチングガード用メタル膜６−２は形成
されない。また，リセス部Ｒ１の底面に連続するスペー
サ膜５の側面５−１および表面（上面）５−２の一部も
蒸着ガード用フォトレジスト膜３０によってＡｌから遮
蔽されるため，Ａｌが蒸着されず，エッチングガード用
メタル膜６−２は形成されない。
【００６３】エッチングガード用メタル膜６−１，６−
２をマスクとして，スペーサ膜５に対して異方性エッチ
ングを施す。ここでは，異方性エッチングとして反応性
イオンエッチング（ＲＩＥ，条件例：ＳＦ６ガス，１０
ｍｔｏｒｒ，１００Ｗ）を用いる。この異方性エッチン
グによって，リセス部Ｒ１，Ｒ２の底部においてエッチ
ングガード用メタル膜６−１，６−２に覆われていない
スペーサ膜５は除去され，チャネル層３が露出する。し
かし，リセス部Ｒ１，Ｒ２の底部においてエッチングガ
ード用メタル膜６−１，６−２の下方に位置するスペー
サ膜５，および，リセス部Ｒ１，Ｒ２内においてｎ＋層
２の側面を覆うスペーサ膜５は，エッチングガード用メ
タル膜６−１，６−２にマスクされるため，サイドウォ
ール７−１，７−２として残る（図２３）。
【００６４】エッチングガード用メタル膜６−１，６−
２をエッチングによって除去する。ここでは，Ａｌに反
応し，ＳｉＯ２に反応しないエッチャント（例えば，希
塩酸）を用いる。さらに，蒸着ガード用フォトレジスト
膜３０を除去する。（図２４）
【００６５】リフトオフレジストを塗布し，リフトオフ
レジスト膜８を形成する。リフトオフレジスト膜８をパ
ターニングして，リセス部Ｒ１，Ｒ２に対応する位置に
逆テーパ形状の開口部を設ける。この逆テーパ形状の開
口部を利用して，第１ゲート電極９−１，第２ゲート電
極９−２，第３ゲート電極９−３を形成する（図２
５）。
【００６６】スペーサ膜５の所定の領域複数ヶ所を除去
し，ｎ＋膜２を露出させる。各露出部にオーミック電極
を形成し，交互にソース電極１０−１，ドレイン電極１
１−１，ソース電極１０−２，ドレイン電極１１−２と
する（図２６）。
【００６７】以上の工程を通して，ソース／ゲート／ド
レイン／ゲート／ソース／・・・が連続するいわゆる櫛
型のＭＥＳＦＥＴが完成する。
【００６８】本実施の形態にかかる半導体装置の製造方
法によれば，第１，２の実施の形態にかかる半導体装置
の製造方法と同様の効果が得られる。
【００６９】また，本実施の形態にかかる半導体装置の
製造方法によれば，蒸着ガード用フォトレジスト膜３０
が形成されるため，Ａｌを斜め方向から蒸着する際にＡ
ｌを蒸着しない領域を確保することが可能となる。した
がって，隣接する複数のＦＥＴのドレイン電極を共用す
ることによって，回路規模の縮小を実現する櫛型ＦＥＴ
の製造が容易化される。
【００７０】添付図面を参照しながら本発明の好適な実
施の形態について説明したが，本発明はかかる実施の形
態に限定されない。当業者であれば，特許請求の範囲に
記載された技術的思想の範疇内において各種の変更例ま
たは修正例に想到し得ることは明らかであり，それらに
ついても当然に本発明の技術的範囲に属するものと了解
される。
【００７１】
【発明の効果】以上説明したように，本発明によれば，
露光装置の性能に依存することなく，半導体装置のパタ
ーンの微細化および多様化が可能となる。また，パター
ン間ショートを防止しつつ，パターン間の距離を高精度
に調整することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる半導体装置
の製造方法を示す断面図（その１）である。
【図２】本発明の第１の実施の形態にかかる半導体装置
の製造方法を示す断面図（その２）である。
【図３】本発明の第１の実施の形態にかかる半導体装置
の製造方法を示す断面図（その３）である。
【図４】本発明の第１の実施の形態にかかる半導体装置
の製造方法を示す断面図（その４）である。
【図５】本発明の第１の実施の形態にかかる半導体装置
の製造方法を示す断面図（その５）である。
【図６】本発明の第１の実施の形態にかかる半導体装置
の製造方法を示す断面図（その６）である。
【図７】本発明の第１の実施の形態にかかる半導体装置
の製造方法を示す断面図（その７）である。
【図８】本発明の第１の実施の形態にかかる半導体装置
の製造方法を示す断面図（その８）である。
【図９】本発明の第２の実施の形態にかかる半導体装置
の製造方法を示す断面図（その１）である。
【図１０】本発明の第２の実施の形態にかかる半導体装
置の製造方法を示す断面図（その２）である。
【図１１】本発明の第２の実施の形態にかかる半導体装
置の製造方法を示す断面図（その３）である。
【図１２】本発明の第２の実施の形態にかかる半導体装
置の製造方法を示す断面図（その４）である。
【図１３】本発明の第２の実施の形態にかかる半導体装
置の製造方法を示す断面図（その５）である。
【図１４】本発明の第２の実施の形態にかかる半導体装
置の製造方法を示す断面図（その６）である。
【図１５】本発明の第２の実施の形態にかかる半導体装
置の製造方法を示す断面図（その７）である。
【図１６】本発明の第２の実施の形態にかかる半導体装
置の製造方法を示す断面図（その８）である。
【図１７】本発明の第３の実施の形態にかかる半導体装
置の製造方法を示す断面図（その１）である。
【図１８】本発明の第３の実施の形態にかかる半導体装
置の製造方法を示す断面図（その２）である。
【図１９】本発明の第３の実施の形態にかかる半導体装
置の製造方法を示す断面図（その３）である。
【図２０】本発明の第３の実施の形態にかかる半導体装
置の製造方法を示す断面図（その４）である。
【図２１】本発明の第３の実施の形態にかかる半導体装
置の製造方法を示す断面図（その５）である。
【図２２】本発明の第３の実施の形態にかかる半導体装
置の製造方法を示す断面図（その６）である。
【図２３】本発明の第３の実施の形態にかかる半導体装
置の製造方法を示す断面図（その７）である。
【図２４】本発明の第３の実施の形態にかかる半導体装
置の製造方法を示す断面図（その８）である。
【図２５】本発明の第３の実施の形態にかかる半導体装
置の製造方法を示す断面図（その９）である。
【図２６】本発明の第３の実施の形態にかかる半導体装
置の製造方法を示す断面図（その１０）である。
【符号の説明】
１：基板 ２：ｎ＋層 ３：チャネル層 ４：フォトレジスト膜 ５：スペーサ膜 ６：エッチングガード用メタル膜 ７：サイドウォール ８：リフトオフレジスト膜 ９：ゲート電極 １０：ソース電極 １１：ドレイン電極 ３０：蒸着ガード用フォトレジスト膜３０ Ｒ：リセス部

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 基板上に，第１層を形成する工程と，前
    記第１層上に，第２層を形成する工程と，前記第２層の
    一部を除去して，前記第１層が露出するリセス部を形成
    する工程と，前記第２層の表面，ならびに，前記リセス
    部の内壁面および底面を覆う絶縁膜を形成する工程と，
    前記絶縁膜の表面の法線方向に対して所定の角度を成す
    方向から，前記絶縁膜に対して，前記絶縁膜の材料と異
    なる材料を凝着させ，マスクを形成する工程と，前記マ
    スクより露出している前記絶縁膜に対して，前記マスク
    の表面の法線方向から異方性エッチングを施す工程と，
    前記マスクを除去する工程と，前記リセス部を金属材料
    によって埋める工程と，を含むことを特徴とする，半導
    体装置の製造方法。
  2. 【請求項２】 前記マスクを形成する工程における前記
    所定の角度は，前記絶縁膜が形成された後の前記リセス
    部の開口幅をＷ，深さをＤとすると， α＝ｔａｎ−1（Ｗ／Ｄ） から求まるαよりも大きい値に調整されることを特徴と
    する，請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記マスクを形成する工程における前記
    所定の角度は，前記絶縁膜が形成された後の前記リセス
    部の開口幅をＷ，深さをＤとすると， α＝ｔａｎ−1（Ｗ／Ｄ） から求まるαよりも小さく，かつ，０よりも大きい値に
    調整されることを特徴とする，請求項１に記載の半導体
    装置の製造方法。
  4. 【請求項４】 基板上に，第１層を形成する工程と，前
    記第１層上に，第２層を形成する工程と，前記第２層の
    一部と他の一部を除去して，前記第１層が露出する第１
    リセス部および第２リセス部を形成する工程と，前記第
    ２層の表面，ならびに，前記第１リセス部および前記第
    ２リセス部の各内壁面および各底面を覆う絶縁膜を形成
    する工程と，前記第１リセス部と前記第２リセス部との
    間に位置する前記絶縁膜に対して，第１のマスクを形成
    する工程と，前記絶縁膜の表面の法線方向に対して所定
    の第１角度を成す第１方向から，前記絶縁膜および前記
    第１のマスクに対して，前記絶縁膜の材料と異なる材料
    を凝着させ，第２のマスクを形成する工程と，前記絶縁
    膜の表面の法線方向に対して所定の第２角度を成す第２
    方向から，前記絶縁膜および前記第１のマスクに対し
    て，前記絶縁膜の材料と異なる材料を凝着させ，第３の
    マスクを形成する工程と，前記第２のマスクおよび前記
    第３のマスクより露出している前記絶縁膜に対して，前
    記第２のマスクおよび前記第３のマスクの表面の法線方
    向から異方性エッチングを施す工程と，前記第１のマス
    ク，前記第２のマスク，および前記第３のマスクを除去
    する工程と，前記第１リセス部および前記第２リセス部
    を金属材料によって埋める工程と，を含むことを特徴と
    する，半導体装置の製造方法。
JP2000203694A 2000-07-05 2000-07-05 半導体装置の製造方法 Withdrawn JP2002026034A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000203694A JP2002026034A (ja) 2000-07-05 2000-07-05 半導体装置の製造方法
US09/799,049 US6383853B2 (en) 2000-07-05 2001-03-06 Method of fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000203694A JP2002026034A (ja) 2000-07-05 2000-07-05 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2002026034A true JP2002026034A (ja) 2002-01-25

Family

ID=18701068

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000203694A Withdrawn JP2002026034A (ja) 2000-07-05 2000-07-05 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US6383853B2 (ja)
JP (1) JP2002026034A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012023214A (ja) * 2010-07-14 2012-02-02 Fujitsu Ltd 化合物半導体装置及びその製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL1025475C2 (nl) * 2004-02-12 2005-08-15 C2V Werkwijze voor het vervaardigen van een inrichting en inrichting vervaardigd volgens zo een werkwijze.
US20110151190A1 (en) * 2007-05-08 2011-06-23 Jae-Hyun Chung Shadow edge lithography for nanoscale patterning and manufacturing
US8476168B2 (en) * 2011-01-26 2013-07-02 International Business Machines Corporation Non-conformal hardmask deposition for through silicon etch
CN113437145A (zh) * 2021-06-08 2021-09-24 苏州奥谱毫通电子科技有限公司 一种iii族氮化物晶体管的制备方法及晶体管

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4551905A (en) * 1982-12-09 1985-11-12 Cornell Research Foundation, Inc. Fabrication of metal lines for semiconductor devices
US4618510A (en) * 1984-09-05 1986-10-21 Hewlett Packard Company Pre-passivated sub-micrometer gate electrodes for MESFET devices
JPH03245527A (ja) * 1990-02-23 1991-11-01 Rohm Co Ltd 微細加工方法
US5313074A (en) * 1990-05-31 1994-05-17 Osaka Gas Company Limited Josephson device formed over a recess step with protective layer
US5776836A (en) * 1996-02-29 1998-07-07 Micron Technology, Inc. Self aligned method to define features smaller than the resolution limit of a photolithography system
US6211073B1 (en) * 1998-02-27 2001-04-03 Micron Technology, Inc. Methods for making copper and other metal interconnections in integrated circuits

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012023214A (ja) * 2010-07-14 2012-02-02 Fujitsu Ltd 化合物半導体装置及びその製造方法

Also Published As

Publication number Publication date
US6383853B2 (en) 2002-05-07
US20020004274A1 (en) 2002-01-10

Similar Documents

Publication Publication Date Title
KR100620393B1 (ko) 전계효과 트랜지스터 및 그의 제조 방법
US5220186A (en) Semiconductor device with a mushroom-shaped gate electrode
JPS5950567A (ja) 電界効果トランジスタの製造方法
JPH043434A (ja) 電界効果トランジスタ及びその製造方法
JPH06196506A (ja) 電界効果トランジスタの製造方法
US6307245B1 (en) Semiconductor device
JP2019204943A (ja) 多色自己整合接点の選択的エッチング
JP2002026034A (ja) 半導体装置の製造方法
JP2003100775A (ja) 半導体装置およびその製造方法
JP3125869B2 (ja) 半導体装置の製造方法
US5237192A (en) MESFET semiconductor device having a T-shaped gate electrode
JP3236479B2 (ja) 半導体装置
JP2523985B2 (ja) 半導体装置の製造方法
JP2591480B2 (ja) 半導体装置およびその製造方法
US5407859A (en) Field effect transistor with landing pad
JP2798041B2 (ja) 半導体装置の製造方法
KR100259822B1 (ko) 반도체 소자 제조방법
JP2551348B2 (ja) 半導体装置の製造方法
JP2550495B2 (ja) 半導体装置の製造方法
JP3063296B2 (ja) 電界効果トランジスタ
KR0166504B1 (ko) 반도체 소자의 미세 콘택홀 형성방법
JPH0574817A (ja) 半導体装置の製造方法
JPH11233527A (ja) 半導体装置及びその製造方法
JP2000138237A (ja) 感光性有機膜を有する半導体装置及びその製造方法
JPH03227518A (ja) 半導体装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20071002