JP2003100775A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体基板表面が、製造工程中および製造後
に大気に曝されることがないようにして信頼性の高い半
導体装置を提供する。ゲート電極の大部分が大気中に露
出するようにして、ゲート電極に係る寄生容量を低減す
る。 【解決手段】 半導体基板２１の表面に、第１の開口を
有する第１の絶縁体層２２を形成した後、第２の絶縁体
層２３、第３の絶縁体層２７を形成し、第１の開口の位
置に第２の開口を有するフォトレジストパターン２８Ｂ
を形成する（a）。次に、フォトレジストパターン２８
Ｂをマスクとして第３の絶縁層２７をＲＩＥ法にて、第
２の絶縁層２３をＭＩＥ法にてエッチング除去してゲー
ト開口を形成する（b）。次に、全面に金属層を堆積し
これをパターニングしてゲート電極２４を形成する
（c）。その後、第３の絶縁体層２７をウエット法によ
り除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、マイクロ波ＦＥＴなどの半
導体装置およびその製造方法に関するものである。

【０００２】

【従来の技術】ＧａＡｓのような化合物半導体を用い
て、金属と半導体とのショットキー接合をゲート電極に
用いるショットキーゲート型ＦＥＴ（以下、ＭＥＳＦＥ
Ｔという）を作製する際、そのゲート電極形成プロセス
において、基板上にＳｉＯ_２膜をゲートスペーサ膜とし
て形成し、そのゲートスペーサ膜の開口部にゲート電極
が形成される。その際に、ゲート電極に係る容量を低減
してＦＥＴの利得を向上させるために、ゲート電極形成
後にウェットエッチング等でゲートスペーサ膜を除去す
ることが行われる。

【０００３】図１０は、そのような従来の製造方法を説
明するための工程順の断面図である。まず、図１０
（ａ）に示すように、ＧａＡｓ基板１０１上に、ゲート
スペーサ膜として、膜厚３０００〜６０００Å程度のＳ
ｉＯ_２膜１１７を成膜し、次いで、ＳｉＯ_２膜１１７の
上に、周知のフォトリソグラフィー技術を用いてフォト
レジストパターン１１８を形成し、フォトレジストパタ
ーン１１８をマスクとしてＳｉＯ_２膜１１７をエッチン
グすることによって開口１１９を形成する。次に、図１
０（ｂ）に示すように、フォトレジストパターン１１８
を除去した後、全面にＡｕなどの金属膜を形成し、金属
膜の上に形成したフォトレジストパターン（図示せず）
をマスクとして金属膜をエッチングすることによって、
開口１１９にゲート電極１１４を形成する。その後、図
１０（ｃ）に示すように、ＳｉＯ_２膜１１７をＨＦ水溶
液を用いたウェットエッチング法で除去する。なお、こ
の種の半導体装置およびその製造方法は、例えば、特開
昭６２−１７７９７３号公報等により公知となってい
る。

【０００４】

【発明が解決しようとする課題】前述した従来のゲート
電極形成工程においては、ゲートスペーサ膜であるＳｉ
Ｏ_２膜１１７の除去の際に、半導体表面が空気中に曝さ
れ、汚染される可能性が高い。

【０００５】本発明はこの点に鑑みてなされたものであ
って、その目的は、半導体基板上にゲートスペーサ層を
介してゲート電極を形成した後、半導体基板の表面が大
気やウェットエッチング液に浸されることなく、半導体
装置として不用になるゲートスペーサ層をウェットエッ
チングにて除去できる半導体装置の製造方法と、半導体
基板の表面が大気にさらされることのない信頼性の高い
半導体装置と、を提供することである。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、半導体基板と、垂直方向に延びる
柱状部と該柱状部上部から水平方向に突出する庇部とを
有し底面が前記半導体基板の表面に接して形成されたゲ
ート電極と、前記半導体基板の表面上に形成された電極
形成部に開口を有する表面保護層と、前記ゲート電極を
挟んで前記半導体基板の表面上に形成されたソース電極
およびドレイン電極と、を有する半導体装置において、
前記表面保護層は前記ゲート電極の柱状部の下部の側面
とのみ接して形成されていることを特徴とする半導体装
置、が提供される。そして、好ましくは、前記表面保護
層が、前記半導体基板の表面に接して形成された酸化シ
リコン膜と該酸化シリコン膜上を覆うように形成された
窒化シリコン膜とを含む。

【０００７】また、上記の目的を達成するため、本発明
によれば、（１）半導体基板の表面に、第１の絶縁体層
と第２の絶縁体層と第３の絶縁体層とを順次形成する工
程と、（２）前記第３の絶縁体層と第２の絶縁体層と第
１の絶縁体層とを選択エッチングしてゲート開口を形成
する工程と、（３）導電性材料を堆積しこれをパターニ
ングして前記ゲート開口の内部を埋め込むゲート電極を
形成する工程と、（４）前記第３の絶縁体層のみをウェ
ットエッチング法にて除去する工程と、を有することを
特徴とする半導体装置の製造方法、が提供される。さら
に、上記の目的を達成するため、本発明によれば、
（１′）半導体基板の表面に、第１の絶縁体層を形成す
る工程と、（２′）前記第１の絶縁体層に第１ゲート開
口を形成する工程と、（３′）第２の絶縁体層と第３の
絶縁体層とを順次形成する工程と、（４′）前記第３の
絶縁体層および前記第２の絶縁体層を選択エッチングし
て前記第１の開口の内部に第１ゲート開口の開口幅以下
の開口幅を有する第２ゲート開口を形成する工程と、
（５′）導電性材料を堆積しこれをパターニングして前
記第２ゲート開口の内部を埋め込むゲート電極を形成す
る工程と、（６′）前記第３の絶縁体層のみをウェット
エッチング法にて除去する工程と、を有することを特徴
とする半導体装置の製造方法、が提供される。

【０００８】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。 ［第１の実施の形態］図１は、本発明の第１の実施の形
態の半導体装置の断面図である。図１に示すように、本
実施の形態の半導体装置は、リセスが形成された半導体
基板１と、半導体基板１の上に形成された第１の絶縁体
層２と、第１の絶縁体層２の上に形成された第２の絶縁
体層３と、第１の絶縁体層２と第２の絶縁体層３との開
口部に形成されたゲート電極４と、ゲート電極４を挟ん
で半導体基板１の表面上に形成されたソース電極５とド
レイン電極６とを有している。半導体基板１は半絶縁性
ＧａＡｓからなり、その表層にはＮ型活性層（図示せ
ず）が形成されている。このＮ型活性層が、ＦＥＴとし
ての動作層になる。ゲート電極４は１層あるいは複数層
からなり、半導体基板１に接する最下層にはＧａＡｓに
対してショットキー接合を形成し、ＧａＡｓとの界面特
性が安定な、例えば、Ｗ、Ｍｏあるいはそのケイ化物や
窒化物が用いられる。その上層には、Ｔｉ、Ａｕ、Ａｌ
などを用いてもよい。ソース電極５およびドレイン電極
６は、半導体基板１に対してオーミック接合を形成して
いる。ソース電極５およびドレイン電極６の表面は、図
中において大気に露出しているが、それらの表面の一部
は第１の絶縁層２あるいは／および第２の絶縁層３によ
って覆われていてもよい。

【０００９】第１の絶縁体層２および第２の絶縁体層３
は、ともにゲートスペーサ層の一部として用いられた絶
縁膜であって、素子形成工程中および素子形成工程終了
後表面保護膜として機能する膜であり、それらの開口部
における側壁は、ゲート電極４に密接している。図１に
おいて、第２の絶縁体層３がゲート電極４と接する位置
で半導体基板１の表面に向かって下方に湾曲している
が、湾曲せずに第１の絶縁体層２と第２の絶縁体層３と
が平行してゲート電極４に接していてもよい。第１の絶
縁体層２は、半導体基板１との界面に接する下地層であ
り、ＧａＡｓとの界面特性が安定なＳｉＯ_２膜より形成
されている。第２の絶縁体層３は、Ｓｉ_３Ｎ_４を代表と
する緻密な窒化シリコン膜（以下、ＳｉＮ膜という）で
形成されている。ゲート電極４、ソース電極５およびド
レイン電極６が形成されている領域以外の領域の半導体
基板１の表面は、緻密なＳｉＮ膜よりなる第２の絶縁層
３によって、大気および外部の汚染物から保護されてい
る。また、第２の絶縁層３と半導体基板１の表面との間
には、ＧａＡｓとの界面特性が安定なＳｉＯ_２膜よりな
る第１の絶縁層２が形成されている。

【００１０】ＳｉＮ膜は、水分や多くの不純物、特にナ
トリウムに対して、J. V. Dalton,“Sodium Drift and
Diffusion in Silicon Nitride Films”J. Electroche
m. Soc., 113, 165C (1966)に記載されているように、
ＳｉＯ_２膜よりもはるかに小さな拡散係数を有する。ナ
トリウムのようなアルカリイオンが、ＳｉＯ_２膜におい
て大きな拡散係数を示し、ＳｉＯ_２膜を保護膜として保
護されたデバイス構造の動作に不安定性をもたらすこと
はよく知られている。したがって、本実施の形態の半導
体装置において、ＧａＡｓ基板表面の保護層という意味
では、ゲートスペーサ層の一部として用いられる膜を、
第１の絶縁体層２と第２の絶縁体層３との２層の絶縁層
で形成するのではなく、ＳｉＮ膜よりなる第２の絶縁体
層３のみの単層で形成することも可能である。しかしな
がら、ＳｉＮ膜は、ＧａＡｓの上に形成したとき、Ｇａ
Ａｓの表面準位を増加させ、その耐圧等を劣化させると
いうことが知られている。一方、ＳｉＯ_２膜は、ＧａＡ
ｓに対して非常に安定な界面特性を与える。また、Ｓｉ
Ｏ_２膜とＳｉＮ膜との比誘電率は、それぞれ、４と６〜
７であるため、電極間容量を低減するためには、ＳｉＯ
_２膜の方が有利である。したがって、本実施の形態の半
導体装置は、ＳｉＯ_２−ＧａＡｓ界面で界面特性を安定
にし、外側のＳｉＮ膜で大気あるいは外部の汚染物から
導入されたイオンや水分の拡散あるいは／およびドリフ
トを防止するという望ましい特徴を持っている。また、
ゲート電極に係る容量を低減する上でも効果がある。

【００１１】ゲート電極４は、ほぼＴ字の断面形状を有
しており、その基板に垂直な部分の高さは４０００〜６
０００Å程度である。ここで、第２の絶縁体層３の層厚
は、１００〜１０００Åが適当である。また、第１の絶
縁体層２と第２の絶縁体層３との合計の膜厚も、１００
〜１０００Å程度とするのが適当である。第２の絶縁体
層３の膜厚の下限値１００Åは、ＳｉＮ膜が大気あるい
は外部の汚染物から導入されたイオンや水分の半導体表
面への拡散やドリフトを防御できる程度の緻密な膜を形
成できる限界として設定されている。また、第２の絶縁
体層３の膜厚および第１の絶縁体層２と第２の絶縁体層
３との合計の膜厚が１０００Å以下であれば、ゲート電
極４の大部分は大気中に露出することになり、ゲート電
極４に係る容量は、ゲート電極の柱状部の全体が誘電体
（ゲートスペーサ層）で囲まれている場合に比して、非
常に低減される。以上説明したように、本実施の形態の
半導体装置は、信頼性が高く、動作環境の如何を問わず
安定な動作が可能であるとともに、ゲート電極に係る容
量を低減して利得特性を改善することができるものであ
る。

【００１２】なお、図１においては、ソース電極５およ
びドレイン電極６は、第１の絶縁体層２および第２の絶
縁体層３に密着して形成されているが、間隔をおいて形
成されてもよい。また、絶縁体層は、２層に限られるわ
けではなく、何層存在してもよい。

【００１３】〔第２の実施の形態〕図２、図３は、本発
明の第２の実施の形態の製造方法を説明するための工程
順の断面図である。まず、図２（ａ）に示すように、リ
セスが形成されたＧａＡｓよりなる半導体基板１１上
に、ＣＶＤ法等を用いて、第１の絶縁体層１２、第２の
絶縁体層１３、第３の絶縁体層１７を連続して形成す
る。第１の絶縁体層１２は、ＧａＡｓに対して界面特性
が安定な下地層であり、ＳｉＯ_２膜から成る。第２の絶
縁体層１３は、ＳｉＮ膜より成る。第３の絶縁体層１７
は、ＳｉＯ_２膜より成る。第１の絶縁体層１２、第２の
絶縁体層１３、第３の絶縁体層１７の層厚は、それぞ
れ、５００Å、５００Å、３０００Åとした。

【００１４】次に、図２（ｂ）に示すように、第３の絶
縁体層１７の上にフォトレジスト層を塗布した後、その
フォトレジスト層を露光・現像することにより、ゲート
形成部にゲート開口を有する第１のフォトレジストパタ
ーン１８を形成する。次いで、図２（ｃ）に示すよう
に、第１のフォトレジストパターン１８をマスクにし
て、第３の絶縁体層１７、第２の絶縁体層１３、第１の
絶縁体層１２を連続してドライエッチングしてゲート開
口１９を形成し、ゲート開口部に半導体基板１１の表面
を露出させる。ドライエッチングには、反応性イオンエ
ッチング法（ＲＩＥ法）を用いる。

【００１５】次に、図３（ａ）に示すように、スパッタ
リング法や蒸着法などにより、全面に金属層を形成し、
ゲート開口１９を金属層１４で埋めた後、金属層の上に
第２のフォトレジストパターン２０を形成し、第２のフ
ォトレジストパターン２０をマスクとして金属層をエッ
チングすることにより、ゲート電極１４を形成する。ゲ
ート電極１４を形成する金属層のパターニングはリフト
オフ法によって行ってもよい。ゲート電極１４は、金属
多層膜より成っており、半導体基板１に接する最下層に
はＧａＡｓに対してショットキー接合を形成し、ＧａＡ
ｓとの界面特性が安定なＷ、Ｍｏあるいはそのケイ化物
や窒化物などが用いられる。その上層は、Ｔｉ、Ａｕ、
Ａｌなどによって形成される。ここで、第１の絶縁層１
２、第２の絶縁層１３、第３の絶縁層１７が、それぞ
れ、第１のゲートスペーサ層、第２のゲートスペーサ
層、第３のゲートスペーサ層として働いている。

【００１６】次に、図３（ｂ）に示すように、第２のフ
ォトレジストパターン２０を除去した後、ＨＦ水溶液に
てウェットエッチングを行って、第３の絶縁体層１７を
除去する。最後に、図３（ｃ）に示すように、ゲート電
極１４の左右両側の第１の絶縁層１２、第２の絶縁層１
３を選択的にドライエッチングした後、露出した半導体
基板１１の表面にソース電極１５およびドレイン電極１
６を形成して、本実施の形態の製造工程を完了する。ソ
ース電極１５およびドレイン電極１６の材料としては、
オーミック接合が得られるように、Ａｕ−Ｇｅ−Ｎｉな
どが用いられる。ソース電極１５およびドレイン電極１
６は、必ずしも第１の絶縁層１２および第２の絶縁層１
３と密着するように形成されずに、電極間容量を軽減す
るように、それらと間隔を置いて形成されてもよい。ソ
ース電極１５およびドレイン電極１６は、また、ゲート
電極形成に先立って形成されていてもよい。

【００１７】本実施の形態の製造方法においては、第３
の絶縁体層１７をＨＦ水溶液によるウェットエッチング
にて除去する際に、半導体表面が大気やエッチング液に
曝されることがなく、したがって、それらによる汚染の
危険がない。また、製造された半導体装置の半導体表面
が大気に曝されることがなく、信頼性に優れたものとな
る。さらに、ゲートスペーサ層として用いた第３の絶縁
体層１７が除去されるために、ゲート電極とソース電極
およびドレイン電極との間の電極間容量が低減される。
なお、第１のフォトレジストパターン１８の開口１９
が、作製されたＦＥＴのゲート長を決定する。

【００１８】〔第３の実施の形態〕図４、図５、図６
は、第３の実施の形態の製造方法を説明するための工程
順の断面図である。第２の実施の形態の製造方法では、
ＲＩＥ法を用いて第３の絶縁体層１７、第２の絶縁体層
１３、第１の絶縁体層１２を順次ドライエッチングする
ことによって、ゲートの開口１９が形成される。ＲＩＥ
法は異方性エッチングであり、開口１９の断面の内壁
は、その上端から半導体基板１１の表面に接する下端ま
で、凹凸を生じることなく垂直に一直線状に形成され
る。しかしながら、ＲＩＥ法では、イオンエネルギーを
大きくすると、イオン照射される基板に損傷を与えるこ
とが知られている。したがって、第２の実施の形態の製
造方法において、少なくとも第１の絶縁体層１２のエッ
チングの際には半導体基板１１に損傷を与えない、例え
ば、マグネトロンイオンエッチング法（以後、ＭＩＥ法
という）を用いるのが、より望ましい。ところが、ＭＩ
Ｅ法は等方的な性質を有するエッチング法であり、ま
た、そのエッチングレートはエッチングされる材料によ
って異なる。例えば、ＭＩＥ法において、ＳｉＯ_２膜の
エッチングレートとＳｉＮ膜のエッチングレートとの比
は、約１：４である。したがって、第２の実施の形態の
製造方法において、第１の絶縁体層１２のエッチングに
ＭＩＥ法を用いると、第１の絶縁体層１２のエッチング
中に、ＳｉＮ膜よりなる第２の絶縁体層１３のゲート開
口１９の側壁におけるエッチングが進み、絶縁体層の厚
さにもよるが、１００〜５００Å程度のサイドエッチン
グが入る。この状態で第２の実施の形態の製造方法のよ
うにゲート電極１４を形成した後、ＨＦ水溶液を用いて
第３の絶縁体層１７のウェットエッチングを行うと、第
３の絶縁体層１７をエッチングしたエッチング液が、第
２の絶縁体層１３のサイドエッチング部分から第１の絶
縁体層１２の上に流れ込み、第１の絶縁体層１２までエ
ッチングしてしまう。このため、少なくともゲート電極
近傍の半導体基板１１の表面が大気中に露出し、汚染さ
れる可能性が高くなる。また、第２の絶縁体層１３のサ
イドエッチング量を小さくしようとして、第１の絶縁体
層１２の開口形成時のドライエッチング時間を少なくし
た場合には、ゲート開口部分に第１の絶縁体層１２の抜
け不良が発生し、その上にゲート電極を形成してＭＥＳ
ＦＥＴを作製しても、ゲートのショットキー界面に数１
０Å程度のＳｉＯ_２薄膜が残り、ＭＥＳＦＥＴとして動
作しないという不具合を生じる危険性が生じる。

【００１９】本実施の形態は、少なくとも半導体基板の
近傍におけるゲート開口の形成に、半導体基板に損傷を
与えない、例えばＭＩＥ法を用いた場合に好適な製造方
法を提供するものである。まず、図４（ａ）に示すよう
に、リセスが形成されたＧａＡｓよりなる半導体基板２
１の上に、ＣＶＤ法等を用いて、ＧａＡｓに対して界面
特性が安定な下地層として、膜厚５００ÅのＳｉＯ_２膜
からなる第１の絶縁体層２２を形成する。ＧａＡｓより
なる半導体基板２１の表層には、Ｎ型活性層（図示せ
ず）が形成されている。次に、図４（ｂ）に示すよう
に、第１の絶縁体層２２の上にフォトレジスト層を塗布
した後、そのフォトレジスト層を露光・現像することに
よりゲート形成部に開口を有する第１のフォトレジスト
パターン２８Ａを形成し、第１のフォトレジストパター
ン２８Ａをマスクとして、ＨＦ水溶液等のエッチング溶
液中でウェットエッチングを行い、第１のフォトレジス
トパターン２８Ａの開口の下の第１の絶縁体層２２を除
去する。この際に、第１の絶縁体層２２の開口の側壁に
１００〜５００Å程度のサイドエッチングが発生する。
次に、図４（ｃ）に示すように、第１のフォトレジスト
パターン２８Ａを有機溶媒等で除去した後、例えばＣＶ
Ｄ法により、膜厚５００Å程度のＳｉＮ膜よりなる第２
の絶縁体層２３および膜厚３０００Å程度のＳｉＯ_２膜
よりなる第３の絶縁体層２７を連続して成膜する。

【００２０】次に、図５（ａ）に示すように、第３の絶
縁体層２７の上にフォトレジスト層を塗布した後、その
フォトレジスト層を露光・現像することにより、ゲート
形成部に開口を有する第２のフォトレジストパターン２
８Ｂを形成する。この際、第２のフォトレジストパター
ン２８Ｂの開口は、第１のフォトレジストパターン２８
Ａの開口の位置に同じ開口径を持って形成される。次
に、図５（ｂ）に示すように、第２のフォトレジストパ
ターン２８Ｂをマスクにして、ドライエッチング法を用
いて、ゲート開口２９を形成する。まず、第３の絶縁体
層２７を、ＲＩＥ法にてエッチングして除去する。次い
で、ゲート開口部の半導体表面へのイオンによる損傷を
できるだけ軽減するために、ＲＩＥ法によるエッチング
後に開口に残っている第２の絶縁体層２３は、ＭＩＥ法
により半導体表面までエッチングを行う。その後、第２
のフォトレジストパターン２８Ｂを除去する。ＭＩＥ法
によるエッチングを行う際に、ＳｉＮ膜のエッチングレ
ートはＳｉＯ_２膜のエッチングレートの４倍程度である
ために、ゲート開口２９を抜き切った際のサイドエッチ
ングによる第２の絶縁体層２３の後退量は、第２の実施
の形態のように半導体表面に接する層がＳｉＯ_２膜であ
る場合に比して小さい。また、半導体表面には第２の絶
縁体層２３が接しているために、少なくとも半導体表面
近傍の第２の絶縁体層２３の後退量は零であると言って
よい。

【００２１】次に、図５（ｃ）に示すように、スパッタ
リング法や蒸着法などにより、全面に金属層を形成し、
開口２９を金属層で埋めた後、金属層の上に第３のフォ
トレジストパターン３０を形成し、第３のフォトレジス
トパターン３０をマスクとして金属層をエッチングする
ことにより、ゲート電極２４を形成する。ゲート電極２
４はリフトオフ法により形成してもよい。第１の絶縁体
層２２、第２の絶縁体層２３、第３の絶縁体層２７は、
それぞれ、第１のゲートスペーサ層、第２のゲートスペ
ーサ層、第３のゲートスペーサ層として働く。ゲート電
極２４は、第２の実施の形態と同様に、金属多層膜より
成っており、半導体基板２１に接する最下層にはＷ、Ｍ
ｏもしくはそのケイ化物や窒化物などが用いられる。そ
の上層は、Ｔｉ、Ａｕ、Ａｌなどによって形成される。

【００２２】次に、図６（ａ）に示すように、第３のフ
ォトレジストパターン３０を除去した後、ＨＦ水溶液に
てウェットエッチングすることによって、第３の絶縁体
層２７を除去する。最後に、図６（ｂ）に示すように、
ゲート電極２４の左右両側の第１の絶縁体層２２、第２
の絶縁体層２３を選択的にドライエッチングした後、露
出した半導体基板２１の表面にソース電極２５およびド
レイン電極２６を形成して、本実施の形態の製造工程を
完了する。ソース電極２５およびドレイン電極２６に
は、Ａｕ−Ｇｅ−Ｎｉなどが用いられる。ソース電極２
５およびドレイン電極２６は、必ずしも第１の絶縁体層
２２および第２の絶縁体層２３と密着するように形成さ
れずに、それらと間隔を置いて形成されてもよい。ソー
ス電極２５およびドレイン電極２６は、また、ゲート電
極形成に先立って形成されていてもよい。

【００２３】本実施の形態の製造方法においては、第２
の実施の形態と比して、ＭＩＲ法などの半導体基板に損
傷を与えないドライエッチング法を用いた場合でも、第
３の絶縁体層２７をＨＦ水溶液にてウェットエッチング
する際に、半導体表面が大気やエッチング液に曝される
ことがなく、したがって、それらによる汚染の危険がな
い。また、製造された半導体装置の半導体表面が大気に
曝されることがなく、信頼性に優れたものとなる。さら
に、ゲートスペーサ層として用いた第３の絶縁体層２７
が除去されるために、ゲート電極に係る容量が低減され
る。

【００２４】上述の説明において、第２のフォトレジス
トパターン２８Ｂの開口は、第１のフォトレジストパタ
ーン２８Ａの開口と同じ位置に同じ開口幅になるように
形成されたが、必ずしもそれに限定されずに、第１のフ
ォトレジストパターン２８Ａの開口の内部に形成されれ
ばよい。第２のフォトレジストパターン２８Ｂの開口
が、作製されたＭＥＳＦＥＴのゲート長を決定する。

【００２５】［第４の実施の形態］図７、図８、図９
は、本発明の第４の実施の形態の製造方法を説明するた
めの工程順の断面図である。まず、図７（ａ）に示すよ
うに、リセスが形成されたＧａＡｓよりなる半導体基板
３１の上に、ＣＶＤ法等を用いて、ＧａＡｓに対して界
面特性が安定な下地層として、５００Å程度の膜厚のＳ
ｉＯ_２膜からなる第１の絶縁体層３２を形成する。次
に、図７（ｂ）に示すように、第１の絶縁体層３２の上
にフォトレジスト層を塗布した後、そのフォトレジスト
層を露光・現像することによりゲート形成部に開口を有
する第１のフォトレジストパターン３８Ａを形成し、第
１のフォトレジストパターン３８Ａをマスクとして、ド
ライエッチングを行い、第１のフォトレジストパターン
３８Ａの開口の下にある第１の絶縁体層３２を除去す
る。ドライエッチングには、ＲＩＥ法を用いてもよいが
基板表面に損傷を与えないＭＩＥ法など異方性の低いエ
ッチング法を用いることがより望ましい

【００２６】以後の工程は、第３の実施の形態の場合と
同様である。即ち、第１のフォトレジストパターン３８
Ａを除去した後、膜厚５００Å程度のＳｉＮ膜よりなる
第２の絶縁体層３３および膜厚３０００Å程度のＳｉＯ
_２膜よりなる第３の絶縁体層３７を連続して成膜し〔図
７（ｃ）〕、第３の絶縁体層３７の上に、ゲート形成部
に開口を有する第２のフォトレジストパターン３８Ｂを
形成する〔図８（ａ）〕。この際、第２のフォトレジス
トパターン３８Ｂの開口は、第１のフォトレジストパタ
ーン３８Ａの開口よりも内部に、フォトレジストパター
ン３８Ａの開口幅よりも狭い幅を持つように形成され
る。

【００２７】次に、第２のフォトレジストパターン３８
Ｂをマスクにして、第３の実施の形態と同じ理由によっ
て、第３の絶縁体層３７をＲＩＥ法によるエッチングで
除去した後、ゲート開口部の残りの絶縁体層をＭＩＥ法
にてエッチングを行うことにより、ゲート開口３９を形
成する〔図８（ｂ）〕。第３の実施の形態と同様に、ゲ
ート開口部分を抜き切った際のサイドエッチングによる
第２の絶縁体層３３の後退量は、半導体表面に接する層
がＳｉＯ_２絶縁体膜である場合に比して小さい。また、
半導体表面には第２の絶縁体層３３が接しているため
に、少なくとも半導体界面近傍の第２の絶縁体層３３の
後退量は零であると言ってよい。

【００２８】次に、全面に金属層を形成し、ゲート開口
３９を金属層で埋めた後、金属層の上に形成した第３の
フォトレジストパターン４０をマスクとして金属層をエ
ッチングすることにより、ゲート電極３４を形成する
〔図８（ｃ）〕。ゲート電極３４は、リフトオフ法によ
り形成してもよい。ゲート電極３４は、第２の実施の形
態と同様に、金属多層膜より成っており、半導体基板３
１に接する最下層には例えばＷ、Ｍｏまたはそのケイ化
物や窒化物などが用いられる。その上層は、Ｔｉ、Ａ
ｕ、Ａｌなどによって形成される。

【００２９】次に、第３のフォトレジストパターン４０
を除去した後、ＨＦ水溶液にてウェットエッチングする
ことによって第３の絶縁体層３７を除去する〔図９
（ａ）〕。最後に、第３の実施の形態と同様に、ゲート
電極３４の左右の半導体基板３１の表面にソース電極３
５およびドレイン電極３６を形成して、本実施の形態の
製造工程を完了する。ソース電極３５およびドレイン電
極３６には、Ａｕ−Ｇｅ−Ｎｉなどが用いられる。ソー
ス電極３５およびドレイン電極３６は、必ずしも第１の
絶縁層３２および第２の絶縁層３３と密着するように形
成されずに、それらと間隔を置いて形成されてもよい。
ソース電極３５およびドレイン電極３６は、また、ゲー
ト電極形成に先立って形成されていてもよい。

【００３０】本実施の形態の製造方法においても、第３
の実施の形態と同様に、ＭＩＥ法などの半導体基板に損
傷を与えないドライエッチング法を用いた場合でも、第
３の絶縁体層３７をＨＦ水溶液にてウェットエッチング
する際に、半導体表面が大気やエッチング液に曝される
ことがなく、したがって、それらによる汚染の危険がな
い。また、製造された半導体装置の半導体表面が大気に
曝されることがなく、信頼性に優れたものとなる。さら
に、ゲートスペーサ層として用いた第３の絶縁体層３７
が除去されるために、ゲート電極に係る容量が低減され
る。第２のフォトレジストパターン３８Ｂの開口の幅
が、作製されたＭＥＳＦＥＴのゲート長を決定する。

【００３１】以上、本発明をその好適な実施の形態に基
づいて説明したが、本発明の半導体装置およびその製造
方法は、上述した実施の形態のみに制限されるものでは
なく、本願発明の要旨を変更しない範囲で種々の変化を
施した半導体装置およびその製造方法も、本発明の範囲
に含まれる。例えば、半導体基板は、ＧａＡｓ基板に限
られるわけではなく、ＩｎＰなどの他の化合物半導体基
板でもよいし、Ｓｉ基板であってもよい。また、あらか
じめリセスが形成された基板を用いたが、ゲート形成の
前の適当な段階でリセスを形成することも可能であり、
リセスを形成しない場合もある。また、第１の絶縁体
層、第２の絶縁体層、第３の絶縁体層には、それぞれ、
単層の絶縁体膜を使用したが、複数の絶縁体膜で構成し
てもよい。さらに、本発明はＨＥＭＴなどの半導体装置
にも適用が可能なものである。

【００３２】

【発明の効果】以上説明したように、本発明による半導
体装置は、ゲート電極の柱状部の下部の側面のみと接す
る表面保護膜にて半導体基板の表面を被覆するものであ
るので、半導体界面が大気中に曝されることなく、信頼
性が高く、動作環境の如何を問わず安定な動作が可能で
ある。また、表面保護膜の層厚がゲート電極の高さに比
して低いため、ゲート電極に係る寄生容量が低減され
る。

【００３３】また、本発明による半導体装置の製造方法
は、多層のゲートスペーサ層を積層し、これにゲート開
口を形成してゲート電極を形成した後に、上層のゲート
スペーサ層のみを選択的に除去するものであるので、半
導体装置として最終的に不用となる上層のゲートスペー
サ層のウェットエッチング中においても、半導体表面を
大気やエッチング液に曝すことがなく、それらによる半
導体表面の汚染が防止される。

【００３４】また、最下層のゲートスペーサ層に最終的
に形成されるゲート開口より幅の広いゲート開口を形成
しておく実施の形態によれば、最上層のゲートスペーサ
層のウェットエッチング時に最下層のゲートスペーサ層
がエッチングされるのを防止することが出来、ゲート開
口形成時に半導体基板の表面に損傷を与えることを回避
することが出来るとともに、半導体基板表面が露出され
るのを防止して基板表面の汚染を防止することができ
る。

【図面の簡単な説明】

【図１】 本発明の第1の実施の形態の半導体装置の断
面図。

【図２】 本発明の第２の実施の形態の製造方法を説明
するための工程順の断面図の一部。

【図３】 本発明の第２の実施の形態の製造方法を説明
するための、図２の工程に続く工程での工程順の断面
図。

【図４】 本発明の第３の実施の形態の製造方法を説明
するための工程順の断面図の一部。

【図５】 本発明の第３の実施の形態の製造方法を説明
するための、図４の工程に続く工程での工程順の断面
図。

【図６】 本発明の第３の実施の形態の製造方法を説明
するための、図５の工程に続く工程での工程順の断面
図。

【図７】 本発明の第４の実施の形態の製造方法を説明
するための工程順の断面図の一部。

【図８】 本発明の第４の実施の形態の製造方法を説明
するための、図７の工程に続く工程での工程順の断面
図。

【図９】 本発明の第４の実施の形態の製造方法を説明
するための、図８の工程に続く工程での工程順の断面
図。

【図１０】従来の形態の製造方法を説明するための工程
順の断面図。

【符号の説明】

１、１１、２１、３１、１０１ 半導体基板 ２、１２、２２、３２ 第１の絶縁体層 ３、１３、２３、３３ 第２の絶縁体層 ４、１４、２４、３４、１１４ ゲート電極 ５、１５、２５、３５ ソース電極 ６、１６、２６、３６ ドレイン電極 １７、２７、３７ 第３の絶縁体層 １８、２８Ａ、３８Ａ 第１のフォトレジストパターン １９、２９、３９、１１９ ゲート開口 ２０、２８Ｂ、３８Ｂ 第２のフォトレジストパターン ３０、４０ 第３のフォトレジストパターン １１７ ＳｉＯ₂膜 １１８ フォトレジストパターン

Claims (13)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、垂直方向に延びる柱状部
   と該柱状部上部から水平方向に突出する庇部とを有し底
   面が前記半導体基板の表面に接するゲート電極と、前記
   半導体基板の表面上に形成された電極形成部に開口を有
   する表面保護層と、前記ゲート電極を挟んで前記半導体
   基板の表面上に形成されたソース電極およびドレイン電
   極と、を有する半導体装置において、前記表面保護層は
   前記ゲート電極の柱状部の下部の側面でのみゲート電極
   と接して形成されていることを特徴とする半導体装置。
2. 【請求項２】 前記表面保護層が複数の絶縁層で形成さ
   れていることを特徴とする請求項１に記載の半導体装
   置。
3. 【請求項３】 前記表面保護層が、前記半導体基板の表
   面に接して形成された酸化シリコン膜と該酸化シリコン
   膜上を覆うように形成された窒化シリコン膜とを含むこ
   とを特徴とする請求項１または２に記載の半導体装置。
4. 【請求項４】 前記酸化シリコン膜は前記ゲート電極に
   接することなく形成され、前記酸化シリコン膜の前記ゲ
   ート電極側の側面が前記窒化シリコン膜により覆われて
   いることを特徴とする請求項３に記載の半導体装置。
5. 【請求項５】 前記表面保護層の層厚が１００〜１００
   ０Åであることを特徴とする請求項１から４のいずれか
   に記載の半導体装置。
6. 【請求項６】 （１）半導体基板の表面に、第１の絶縁
   体層と第２の絶縁体層と第３の絶縁体層とを順次形成す
   る工程と、 （２）前記第３の絶縁体層と第２の絶縁体層と第１の絶
   縁体層とを選択的にエッチングしてゲート開口を形成す
   る工程と、 （３）導電性材料を堆積しこれをパターニングして前記
   ゲート開口の内部を埋め込むゲート電極を形成する工程
   と、 （４）前記第３の絶縁体層のみをウェットエッチング法
   にて除去する工程と、を有することを特徴とする半導体
   装置の製造方法。
7. 【請求項７】 （１′）半導体基板の表面に、第１の絶
   縁体層を形成する工程と、 （２′）前記第１の絶縁体層を選択的にエッチングして
   第１ゲート開口を形成する工程と、 （３′）第２の絶縁体層と第３の絶縁体層とを順次形成
   する工程と、 （４′）前記第３の絶縁体層および前記第２の絶縁体層
   を選択的にエッチングして前記第１の開口の内部に第１
   ゲート開口の開口幅以下の開口幅を有する第２ゲート開
   口を形成する工程と、 （５′）導電性材料を堆積しこれをパターニングして前
   記第２ゲート開口の内部を埋め込むゲート電極を形成す
   る工程と、 （６′）前記第３の絶縁体層のみをウェットエッチング
   法にて除去する工程と、を有することを特徴とする半導
   体装置の製造方法。
8. 【請求項８】 前記第（２′）の工程においては、フォ
   トレジスト層をマスクとしたウェットエッチングまたは
   等方性のドライエッチングにより行われることを特徴と
   する請求項７に記載の半導体装置の製造方法。
9. 【請求項９】 前記第（２′）の工程においては所定の
   深さのサイドエッチが行われることを特徴とする請求項
   ７または８に記載の半導体装置の製造方法。
10. 【請求項１０】 前記第（２）または第（４′）の工程
    における選択的エッチングが、ドライ法により行われる
    ことを特徴とする請求項６から９のいずれかに記載の半
    導体装置の製造方法。
11. 【請求項１１】 前記ドライにより行われるエッチング
    が、エッチング初期および中期に行われる異方性エッチ
    ングとエッチング終期に行われる等方性エッチングを含
    んでいることを特徴とする請求項１０に記載の半導体装
    置の製造方法。
12. 【請求項１２】 前記異方性エッチングが、反応性イオ
    ンエッチング法により行われ、前記等方性エッチングが
    マグネトロンイオンエッチング法により行われることを
    特徴とする請求項１１に記載の半導体装置の製造方法。
13. 【請求項１３】 前記第１の絶縁体層および前記第３の
    絶縁体層が、酸化シリコン膜であり、前記第２の絶縁体
    層が窒化シリコン膜であることを特徴とする請求項６か
    ら１２のいずれかに記載の半導体装置の製造方法。