JPH06333954A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
- Publication number
- JPH06333954A JPH06333954A JP5123750A JP12375093A JPH06333954A JP H06333954 A JPH06333954 A JP H06333954A JP 5123750 A JP5123750 A JP 5123750A JP 12375093 A JP12375093 A JP 12375093A JP H06333954 A JPH06333954 A JP H06333954A
- Authority
- JP
- Japan
- Prior art keywords
- recess
- forming
- insulating film
- source electrode
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 41
- 238000000034 method Methods 0.000 claims description 60
- 239000002184 metal Substances 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 12
- 230000000694 effects Effects 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 3
- 239000012528 membrane Substances 0.000 claims 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 38
- 230000015556 catabolic process Effects 0.000 description 19
- 238000007740 vapor deposition Methods 0.000 description 12
- 238000001039 wet etching Methods 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 7
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 6
- 239000007864 aqueous solution Substances 0.000 description 6
- 229910001020 Au alloy Inorganic materials 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- FEWJPZIEWOKRBE-JCYAYHJZSA-N Dextrotartaric acid Chemical compound OC(=O)[C@H](O)[C@@H](O)C(O)=O FEWJPZIEWOKRBE-JCYAYHJZSA-N 0.000 description 3
- FEWJPZIEWOKRBE-UHFFFAOYSA-N Tartaric acid Natural products [H+].[H+].[O-]C(=O)C(O)C(O)C([O-])=O FEWJPZIEWOKRBE-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000011259 mixed solution Substances 0.000 description 3
- 238000005245 sintering Methods 0.000 description 3
- 235000002906 tartaric acid Nutrition 0.000 description 3
- 239000011975 tartaric acid Substances 0.000 description 3
- 238000000605 extraction Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 ソース抵抗を増大させることなく、ゲート・
ドレイン耐圧を高めることができる，リセスにゲート電
極を形成してなるＦＥＴ及びその製造方法を提供する。 【構成】 ｎ型ＧａＡｓ層にリセス５を形成し、リセス
５内の中央部にその上面に絶縁膜７が配設されたソース
電極６を形成した後、ソース電極６の側壁とリセス５の
側壁に沿って絶縁膜８を形成して、絶縁膜８で挟まれた
開口にソース電極６と自己整合的にゲート電極９を形成
する。
ドレイン耐圧を高めることができる，リセスにゲート電
極を形成してなるＦＥＴ及びその製造方法を提供する。 【構成】 ｎ型ＧａＡｓ層にリセス５を形成し、リセス
５内の中央部にその上面に絶縁膜７が配設されたソース
電極６を形成した後、ソース電極６の側壁とリセス５の
側壁に沿って絶縁膜８を形成して、絶縁膜８で挟まれた
開口にソース電極６と自己整合的にゲート電極９を形成
する。
Description
【０００１】
【産業上の利用分野】この発明は電界効果トランジスタ
（以下、ＦＥＴと称す。）及びその製造方法に関し、特
に、ゲート・ドレイン耐圧を下げることなくゲート・ソ
ース間容量を低減することができる，リセスにゲート電
極を形成してなるＦＥＴ及びその製造方法に関するもの
である。
（以下、ＦＥＴと称す。）及びその製造方法に関し、特
に、ゲート・ドレイン耐圧を下げることなくゲート・ソ
ース間容量を低減することができる，リセスにゲート電
極を形成してなるＦＥＴ及びその製造方法に関するもの
である。
【０００２】
【従来の技術】図８は従来の複数のＦＥＴを隣接するＦ
ＥＴ間でソース電極及びドレイン電極を共通化して集積
してなる高出力ＦＥＴの構造を示す図で、図８(a) は上
面図、図８(b) は図８(a) のVIIIb −VIIIb 線における
断面図である。図において、８００は高出力ＦＥＴで、
その半絶縁性ＧａＡｓ基板５０上に形成されたＧａＡｓ
１層上には、リセス１７にゲート電極９を形成した複数
のＦＥＴ８００ａが、隣接するＦＥＴ間でソース電極２
及びドレイン電極６を共通化して搭載されている。ここ
で、９ａは複数のゲート電極９に対して共通に設けられ
た配線用のゲート電極引き出し部である。一方、図９は
上記図８に示す高出力ＦＥＴの製造工程を示す工程別断
面図で、この図は、図８(a) のVIIIb −VIIIb 線におけ
る断面に対応する部分の断面図で示されている。
ＥＴ間でソース電極及びドレイン電極を共通化して集積
してなる高出力ＦＥＴの構造を示す図で、図８(a) は上
面図、図８(b) は図８(a) のVIIIb −VIIIb 線における
断面図である。図において、８００は高出力ＦＥＴで、
その半絶縁性ＧａＡｓ基板５０上に形成されたＧａＡｓ
１層上には、リセス１７にゲート電極９を形成した複数
のＦＥＴ８００ａが、隣接するＦＥＴ間でソース電極２
及びドレイン電極６を共通化して搭載されている。ここ
で、９ａは複数のゲート電極９に対して共通に設けられ
た配線用のゲート電極引き出し部である。一方、図９は
上記図８に示す高出力ＦＥＴの製造工程を示す工程別断
面図で、この図は、図８(a) のVIIIb −VIIIb 線におけ
る断面に対応する部分の断面図で示されている。
【０００３】以下、この図に従って上記高出力ＦＥＴの
製造方法を説明する。まず、図９(a) に示すように、半
絶縁性ＧａＡｓ基板５０上に例えばＣＶＤ法によりｎ型
ＧａＡｓ層１を形成し、該ｎ型ＧａＡｓ層１上の所定位
置に蒸着・リフトオフ法によりソース電極６，ドレイン
電極２を形成した後、ｎ型ＧａＡｓ基板１上のソース電
極６とドレイン電極２間に所定開口幅のレジスト開口を
有するレジストパターン１６を通常の写真製版技術によ
り作成する。
製造方法を説明する。まず、図９(a) に示すように、半
絶縁性ＧａＡｓ基板５０上に例えばＣＶＤ法によりｎ型
ＧａＡｓ層１を形成し、該ｎ型ＧａＡｓ層１上の所定位
置に蒸着・リフトオフ法によりソース電極６，ドレイン
電極２を形成した後、ｎ型ＧａＡｓ基板１上のソース電
極６とドレイン電極２間に所定開口幅のレジスト開口を
有するレジストパターン１６を通常の写真製版技術によ
り作成する。
【０００４】次に、上記レジストパターン１６をマスク
にして、酒石酸と過酸化水素の混合液をエッチャントと
して、ｎ型ＧａＡｓ層１にウエットエッチングを施し、
リセス１７を形成した後、図６(b) に示すように、ＷＳ
ｉ等からなるゲート金属９０をｎ型ＧａＡｓ層１の全面
に対して蒸着し、この後、上記レジストパターン１６と
ともに不要なゲート金属９０を除去すると、図７に示し
たリセス１７にゲート金属９０からなるゲート電極９が
形成された高出力ＦＥＴ８００が得られる。
にして、酒石酸と過酸化水素の混合液をエッチャントと
して、ｎ型ＧａＡｓ層１にウエットエッチングを施し、
リセス１７を形成した後、図６(b) に示すように、ＷＳ
ｉ等からなるゲート金属９０をｎ型ＧａＡｓ層１の全面
に対して蒸着し、この後、上記レジストパターン１６と
ともに不要なゲート金属９０を除去すると、図７に示し
たリセス１７にゲート金属９０からなるゲート電極９が
形成された高出力ＦＥＴ８００が得られる。
【０００５】
【発明が解決しようとする課題】上記のように従来の高
出力ＦＥＴ８００では、ゲート電極９をリセス１７内に
形成しているため、ゲート電極９とドレイン電極２間の
距離が長くなることから、ゲート・ドレイン耐圧を高く
できるが、反面、ゲート電極９とソース電極６間の距離
も長くなるため、ソース抵抗が増大してしまうという問
題点があった。
出力ＦＥＴ８００では、ゲート電極９をリセス１７内に
形成しているため、ゲート電極９とドレイン電極２間の
距離が長くなることから、ゲート・ドレイン耐圧を高く
できるが、反面、ゲート電極９とソース電極６間の距離
も長くなるため、ソース抵抗が増大してしまうという問
題点があった。
【０００６】尚、ソース抵抗の低減には、ｎ型ＧａＡｓ
層１の不純物濃度を高くすることが有効であるが、ｎ型
ＧａＡｓ層１の不純物濃度を高くするゲート・ドレイン
耐圧も低下してしまう。
層１の不純物濃度を高くすることが有効であるが、ｎ型
ＧａＡｓ層１の不純物濃度を高くするゲート・ドレイン
耐圧も低下してしまう。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、ソース抵抗を増大させることな
く、ゲート・ドレイン耐圧を高めることができる，リセ
スにゲート電極を形成してなるＦＥＴ及びその製造方法
を得ることを目的とする。
ためになされたもので、ソース抵抗を増大させることな
く、ゲート・ドレイン耐圧を高めることができる，リセ
スにゲート電極を形成してなるＦＥＴ及びその製造方法
を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明にかかるＦＥＴ
は、同一リセス内にゲート電極とソース電極を形成し、
ドレイン電極を上記リセスの外に形成したものである。
は、同一リセス内にゲート電極とソース電極を形成し、
ドレイン電極を上記リセスの外に形成したものである。
【０００９】更に、この発明にかかるＦＥＴの製造方法
は、半導体層に形成されたリセスにその上面が絶縁膜で
覆われたソース電極を形成した後、ソース電極の側壁と
リセスの側壁にのみ絶縁膜を形成し、この絶縁膜で挟ま
れた開口にゲート電極を形成するようにしたものであ
る。
は、半導体層に形成されたリセスにその上面が絶縁膜で
覆われたソース電極を形成した後、ソース電極の側壁と
リセスの側壁にのみ絶縁膜を形成し、この絶縁膜で挟ま
れた開口にゲート電極を形成するようにしたものであ
る。
【００１０】更に、この発明にかかるＦＥＴは、複数の
ＦＥＴを隣接するＦＥＴ間でソース電極及びドレイン電
極を共通化して配設してなる高出力ＦＥＴにおいて、ソ
ース電極とソース電極の両隣に配設される２つのゲート
電極を同一リセス内に形成し、ドレイン電極を上記リセ
スの外に形成したものである。
ＦＥＴを隣接するＦＥＴ間でソース電極及びドレイン電
極を共通化して配設してなる高出力ＦＥＴにおいて、ソ
ース電極とソース電極の両隣に配設される２つのゲート
電極を同一リセス内に形成し、ドレイン電極を上記リセ
スの外に形成したものである。
【００１１】更に、この発明にかかるＦＥＴの製造方法
は、半導体層に形成された複数のリセスの各リセス内の
中央部にその上面が絶縁膜で覆われたソース電極を形成
した後、各リセス毎のソース電極の側壁とリセスの側壁
にのみ絶縁膜を形成し、この絶縁膜で挟まれた開口にゲ
ート電極を形成するようにしたものである。
は、半導体層に形成された複数のリセスの各リセス内の
中央部にその上面が絶縁膜で覆われたソース電極を形成
した後、各リセス毎のソース電極の側壁とリセスの側壁
にのみ絶縁膜を形成し、この絶縁膜で挟まれた開口にゲ
ート電極を形成するようにしたものである。
【００１２】更に、この発明にかかるＦＥＴは、上記高
出力ＦＥＴの同一リセス内に形成された２つのゲート電
極を、上記ソース電極の上方で上記ソース電極に接触し
ないように繋いだものである。
出力ＦＥＴの同一リセス内に形成された２つのゲート電
極を、上記ソース電極の上方で上記ソース電極に接触し
ないように繋いだものである。
【００１３】更に、この発明にかかるＦＥＴは、ソース
電極とゲート電極が形成されたリセスと、該リセスの外
に形成されたドレイン電極との間に、該リセスより浅い
深さのリセスを形成したものである。
電極とゲート電極が形成されたリセスと、該リセスの外
に形成されたドレイン電極との間に、該リセスより浅い
深さのリセスを形成したものである。
【００１４】更に、この発明にかかるＦＥＴは、ソース
電極が形成されたリセス内に更にリセスを形成し、この
リセスにゲート電極を形成したものである。
電極が形成されたリセス内に更にリセスを形成し、この
リセスにゲート電極を形成したものである。
【００１５】
【作用】この発明においては、同一リセス内にゲート電
極とソース電極を形成するようにしたから、ソース抵抗
が増大することなく、ゲート・ドレイン耐圧を高めるこ
とができる。
極とソース電極を形成するようにしたから、ソース抵抗
が増大することなく、ゲート・ドレイン耐圧を高めるこ
とができる。
【００１６】更に、この発明においては、リセス内に形
成されたソース電極の側壁とリセスの側壁に沿って形成
された絶縁膜で挟まれた開口に、ゲート電極をソース電
極と自己整合的に形成するようにしたから、ゲート電極
をリセス内の所定位置に安定に形成することができ、し
かも、上記絶縁膜の形成時にその幅を制御することによ
り、ゲート長の短縮化を図ることができる。
成されたソース電極の側壁とリセスの側壁に沿って形成
された絶縁膜で挟まれた開口に、ゲート電極をソース電
極と自己整合的に形成するようにしたから、ゲート電極
をリセス内の所定位置に安定に形成することができ、し
かも、上記絶縁膜の形成時にその幅を制御することによ
り、ゲート長の短縮化を図ることができる。
【００１７】更に、この発明においては、リセス内のソ
ース電極の両隣に配設される２つのゲート電極を、上記
ソース電極の上方で上記ソース電極に接触しないように
繋いだから、ゲート抵抗を低減することができる。
ース電極の両隣に配設される２つのゲート電極を、上記
ソース電極の上方で上記ソース電極に接触しないように
繋いだから、ゲート抵抗を低減することができる。
【００１８】更に、この発明においては、ソース電極と
ゲート電極が形成されたリセスとドレイン電極との間
に、上記リセスより浅い深さのリセスを形成したから、
ゲート電極とドレイン電極との間隔を更に長くすること
ができ、ゲート・ドレイン耐圧を一層高めることができ
る。
ゲート電極が形成されたリセスとドレイン電極との間
に、上記リセスより浅い深さのリセスを形成したから、
ゲート電極とドレイン電極との間隔を更に長くすること
ができ、ゲート・ドレイン耐圧を一層高めることができ
る。
【００１９】更に、この発明においては、ソース電極が
形成されたリセス内に更にリセスを形成し、このリセス
にゲート電極を形成したから、ゲート電極とドレイン電
極との間隔を更に長くすることができ、ゲート・ドレイ
ン耐圧を一層高めることができる。
形成されたリセス内に更にリセスを形成し、このリセス
にゲート電極を形成したから、ゲート電極とドレイン電
極との間隔を更に長くすることができ、ゲート・ドレイ
ン耐圧を一層高めることができる。
【００２０】
【実施例】実施例１．図１は、この発明の実施例１によ
る，複数のＦＥＴを隣接するＦＥＴ間でソース電極及び
ドレイン電極を共通化して集積してなる高出力ＦＥＴの
構造を示す図で、図１(a) は上面図、図１(b) は図１
(a) のIb−Ib線における断面図である。図において、図
７と同一符号は同一または相当する部分を示し、１００
は高出力ＦＥＴで、その半絶縁性ＧａＡｓ基板５０上に
形成されたｎ型ＧａＡｓ層１上には、リセス５内にゲー
ト電極９とソース電極６が形成され、リセス５の外にド
レイン電極２が形成された複数のＦＥＴ１００ａが、隣
接するＦＥＴ間でソース電極２及びドレイン電極６を共
通化して搭載されている。９ａは複数のゲート電極９に
対して共通に設けられた配線用のゲート電極引き出し部
で、ここに配線がボンディングされる。上記リセス５は
ｎ型ＧａＡｓ層１におけるゲート電極９，ゲートで、電
極引き出し部９ａ及びソース電極２の形成領域に対して
ひと繋がりに形成されている。
る，複数のＦＥＴを隣接するＦＥＴ間でソース電極及び
ドレイン電極を共通化して集積してなる高出力ＦＥＴの
構造を示す図で、図１(a) は上面図、図１(b) は図１
(a) のIb−Ib線における断面図である。図において、図
７と同一符号は同一または相当する部分を示し、１００
は高出力ＦＥＴで、その半絶縁性ＧａＡｓ基板５０上に
形成されたｎ型ＧａＡｓ層１上には、リセス５内にゲー
ト電極９とソース電極６が形成され、リセス５の外にド
レイン電極２が形成された複数のＦＥＴ１００ａが、隣
接するＦＥＴ間でソース電極２及びドレイン電極６を共
通化して搭載されている。９ａは複数のゲート電極９に
対して共通に設けられた配線用のゲート電極引き出し部
で、ここに配線がボンディングされる。上記リセス５は
ｎ型ＧａＡｓ層１におけるゲート電極９，ゲートで、電
極引き出し部９ａ及びソース電極２の形成領域に対して
ひと繋がりに形成されている。
【００２１】尚、ソース電極６，ドレイン電極２への配
線の接続は、ソース電極６，ドレイン電極２の上面に配
線を直接ボンディングしてもよく、また、ここでは図示
していないが、上記リセス５の形成領域を拡張して、こ
のリセス内に複数のソース電極６に共通のソース電極引
き出し部を形成し、ｎ型ＧａＡｓ層１上のリセス５とは
異なる他の領域に複数のドレイン電極２に共通のドレイ
ン電極引き出し部を形成し、これらソース及びドレイン
電極引き出し部上に配線をボンディングするようにして
もよい。
線の接続は、ソース電極６，ドレイン電極２の上面に配
線を直接ボンディングしてもよく、また、ここでは図示
していないが、上記リセス５の形成領域を拡張して、こ
のリセス内に複数のソース電極６に共通のソース電極引
き出し部を形成し、ｎ型ＧａＡｓ層１上のリセス５とは
異なる他の領域に複数のドレイン電極２に共通のドレイ
ン電極引き出し部を形成し、これらソース及びドレイン
電極引き出し部上に配線をボンディングするようにして
もよい。
【００２２】一方、図２は上記図１に示す高出力ＦＥＴ
の製造工程を示す工程別断面図であり、図において、図
１と同一符号は同一または相当する部分を示し、３，
７，８は絶縁膜、４，１０はレジストパターンである。
尚、この図は図１(a) のIb−Ib線における断面に対応す
る部分の断面を示している。
の製造工程を示す工程別断面図であり、図において、図
１と同一符号は同一または相当する部分を示し、３，
７，８は絶縁膜、４，１０はレジストパターンである。
尚、この図は図１(a) のIb−Ib線における断面に対応す
る部分の断面を示している。
【００２３】以下、この図に従って製造方法を説明す
る。まず、半絶縁性ＧａＡｓ基板５０上にＣＶＤ法によ
りｎ型ＧａＡｓ層１を形成し、該ｎ型ＧａＡｓ層１上の
所定位置に、蒸着・リフトオフ法により例えばＡｕ合金
系のオーミック金属膜からなるドレイン電極２を形成し
た後、全面にプラズマＣＶＤ法等によりＳｉＮ膜からな
る絶縁膜３を堆積形成し、次いで、この絶縁膜３上に、
該絶縁膜３のドレイン電極２で挟まれた領域の中央部分
の上方に所定開口幅のレジスト開口を有するレジストパ
ターン４を通常の写真製版技術により形成した後、この
レジストパターン４をマスクにして、例えばバッファー
ド弗酸水溶液（以下、ＢＨＦ水溶液と称す。）をエッチ
ャントとしたウエットエッチング（等方性エッチン
グ）、或いは、例えばＲＩＥ法を用いた異方性エッチン
グ＋例えばＢＨＦ水溶液をエッチャントとしたウエット
エッチング（等方性エッチング）により、絶縁膜３を所
定量サイドエッチングすると、図２(a) に示す状態にな
る。
る。まず、半絶縁性ＧａＡｓ基板５０上にＣＶＤ法によ
りｎ型ＧａＡｓ層１を形成し、該ｎ型ＧａＡｓ層１上の
所定位置に、蒸着・リフトオフ法により例えばＡｕ合金
系のオーミック金属膜からなるドレイン電極２を形成し
た後、全面にプラズマＣＶＤ法等によりＳｉＮ膜からな
る絶縁膜３を堆積形成し、次いで、この絶縁膜３上に、
該絶縁膜３のドレイン電極２で挟まれた領域の中央部分
の上方に所定開口幅のレジスト開口を有するレジストパ
ターン４を通常の写真製版技術により形成した後、この
レジストパターン４をマスクにして、例えばバッファー
ド弗酸水溶液（以下、ＢＨＦ水溶液と称す。）をエッチ
ャントとしたウエットエッチング（等方性エッチン
グ）、或いは、例えばＲＩＥ法を用いた異方性エッチン
グ＋例えばＢＨＦ水溶液をエッチャントとしたウエット
エッチング（等方性エッチング）により、絶縁膜３を所
定量サイドエッチングすると、図２(a) に示す状態にな
る。
【００２４】次に、レジストパターン４及び上記エッチ
ングにより残された絶縁膜３をマスクにして、例えば、
酒石酸と過酸化水素の混合液をエッチャントとしてｎ型
ＧａＡｓ層１にウエットエッチングを施してリセス５を
形成した後、この状態で蒸着法により例えばＡｕ合金系
のオーミック金属膜，ＳｉＮ膜からなる絶縁膜をｎ型Ｇ
ａＡｓ層１の全面に対して堆積形成し、この後、レジス
トパターン４を除去し、４００℃程度のシンタを行うこ
と、図２(b) に示すように、リセス５内にその上面がＳ
ｉＮ膜からなる絶縁膜７で覆われたオーミック金属膜か
らなるソース電極６が形成される。
ングにより残された絶縁膜３をマスクにして、例えば、
酒石酸と過酸化水素の混合液をエッチャントとしてｎ型
ＧａＡｓ層１にウエットエッチングを施してリセス５を
形成した後、この状態で蒸着法により例えばＡｕ合金系
のオーミック金属膜，ＳｉＮ膜からなる絶縁膜をｎ型Ｇ
ａＡｓ層１の全面に対して堆積形成し、この後、レジス
トパターン４を除去し、４００℃程度のシンタを行うこ
と、図２(b) に示すように、リセス５内にその上面がＳ
ｉＮ膜からなる絶縁膜７で覆われたオーミック金属膜か
らなるソース電極６が形成される。
【００２５】次に、プラズマＣＶＤ法等によりｎ型Ｇａ
Ａｓ層１の全面に対してＳｉＮ膜からなる絶縁膜を堆積
形成した後、この絶縁膜の全面にＲＩＥ法等による異方
性エッチングを施すことにより、図２(c) に示すよう
に、ソース電極６と絶縁膜７の側壁，及び，リセス５と
絶縁膜３の側壁に絶縁膜８を形成する。
Ａｓ層１の全面に対してＳｉＮ膜からなる絶縁膜を堆積
形成した後、この絶縁膜の全面にＲＩＥ法等による異方
性エッチングを施すことにより、図２(c) に示すよう
に、ソース電極６と絶縁膜７の側壁，及び，リセス５と
絶縁膜３の側壁に絶縁膜８を形成する。
【００２６】次に、ｎ型ＧａＡｓ層１の全面に対して、
スパッタ法あるいは蒸着法等によりＷＳｉ等からなるゲ
ート金属膜を堆積形成した後、通常の写真製版技術によ
りこのゲート金属膜の絶縁膜８で挟まれた部分の上方の
みにレジストパターン１０を形成し、このレジストパタ
ーン１０をマスクにしてＲＩＥ法等により上記ゲート金
属膜の不要部分を除去すると、図１(d) に示すように、
リセス５内のソース電極６から所定距離離れた位置にゲ
ート電極９が形成される。そして、この後、上記レジス
トパターン１０を除去し、絶縁膜３，７，８をウエット
エッチングまたはドライエッチングにより除去すると、
図１に示す高出力ＦＥＴ１００が得られる。ここで、上
記レジストパターン１０はゲート電極９の形成時にゲー
トボンディングパッド９ａ（図１参照）が同時に形成さ
れるようにパターニングされている。
スパッタ法あるいは蒸着法等によりＷＳｉ等からなるゲ
ート金属膜を堆積形成した後、通常の写真製版技術によ
りこのゲート金属膜の絶縁膜８で挟まれた部分の上方の
みにレジストパターン１０を形成し、このレジストパタ
ーン１０をマスクにしてＲＩＥ法等により上記ゲート金
属膜の不要部分を除去すると、図１(d) に示すように、
リセス５内のソース電極６から所定距離離れた位置にゲ
ート電極９が形成される。そして、この後、上記レジス
トパターン１０を除去し、絶縁膜３，７，８をウエット
エッチングまたはドライエッチングにより除去すると、
図１に示す高出力ＦＥＴ１００が得られる。ここで、上
記レジストパターン１０はゲート電極９の形成時にゲー
トボンディングパッド９ａ（図１参照）が同時に形成さ
れるようにパターニングされている。
【００２７】尚、上記工程では、ゲート電極９の形成
後、絶縁膜３，７，８を除去するようにしたが、絶縁膜
３，７，８をそのまま残しておいてもよく、この場合、
絶縁膜７，８にコンタクトホールを形成し、このコンタ
クトホールを介してソース電極６，ドレイン電極２の上
面に配線が接続される。
後、絶縁膜３，７，８を除去するようにしたが、絶縁膜
３，７，８をそのまま残しておいてもよく、この場合、
絶縁膜７，８にコンタクトホールを形成し、このコンタ
クトホールを介してソース電極６，ドレイン電極２の上
面に配線が接続される。
【００２８】このような本実施例の高出力ＦＥＴでは、
リセス５内にゲート電極９とソース電極６が形成され、
リセス５の外にドレイン電極２が形成されているので、
ゲート電極９とドレイン電極２との間隔が長くなること
から、ゲート・ドレイン耐圧を高めることができ、しか
も、ゲート電極９とソース電極６は同一リセスの底面上
に形成されていることから、ゲート・ソース間抵抗を従
来に比べて低減することができ、その結果、装置の高周
波特性を向上することができる。また、ゲート電極９
は、ソース電極６の側壁とリセス５の側壁に沿って形成
された絶縁膜８で挟まれた開口を通してソース電極６と
自己整合的に形成されるので、該ゲート電極９はリセス
５内のソース電極６から所定距離離れた位置に安定に形
成することができ、従来に比べて装置の信頼性も向上す
る。また、上記ソース電極６の側壁とリセス５の側壁に
形成される絶縁膜８の幅をその形成時に制御することに
より、ゲート長の短縮化を図ることができる。
リセス５内にゲート電極９とソース電極６が形成され、
リセス５の外にドレイン電極２が形成されているので、
ゲート電極９とドレイン電極２との間隔が長くなること
から、ゲート・ドレイン耐圧を高めることができ、しか
も、ゲート電極９とソース電極６は同一リセスの底面上
に形成されていることから、ゲート・ソース間抵抗を従
来に比べて低減することができ、その結果、装置の高周
波特性を向上することができる。また、ゲート電極９
は、ソース電極６の側壁とリセス５の側壁に沿って形成
された絶縁膜８で挟まれた開口を通してソース電極６と
自己整合的に形成されるので、該ゲート電極９はリセス
５内のソース電極６から所定距離離れた位置に安定に形
成することができ、従来に比べて装置の信頼性も向上す
る。また、上記ソース電極６の側壁とリセス５の側壁に
形成される絶縁膜８の幅をその形成時に制御することに
より、ゲート長の短縮化を図ることができる。
【００２９】実施例２．図３はこの発明の実施例２によ
る複数のＦＥＴを隣接するＦＥＴ間でソース電極及びド
レイン電極を共通化して集積してなる高出力ＦＥＴの製
造工程を示す工程別断面図である。図において、図１，
２と同一符号は同一または相当する部分を示し、４ａ，
１１はレジストパターンである。尚、この製造工程によ
り得られる高出力ＦＥＴの全体構成は実施例１と基本的
に同じになる。
る複数のＦＥＴを隣接するＦＥＴ間でソース電極及びド
レイン電極を共通化して集積してなる高出力ＦＥＴの製
造工程を示す工程別断面図である。図において、図１，
２と同一符号は同一または相当する部分を示し、４ａ，
１１はレジストパターンである。尚、この製造工程によ
り得られる高出力ＦＥＴの全体構成は実施例１と基本的
に同じになる。
【００３０】以下、この図３に従って製造方法を説明す
る。まず、半絶縁性ＧａＡｓ基板５０上にＣＶＤ法等に
よりｎ型ＧａＡｓ層１を形成し、該ｎ型ＧａＡｓ層１上
に蒸着・リフトオフ法により例えばＡｕ合金系のオーミ
ック金属膜からなるドレイン電極２を形成した後、全面
にプラズマＣＶＤ法等によりＳｉＮ膜からなる絶縁膜３
を堆積形成し、次いで、図３(a) に示すように、この絶
縁膜３上に、該絶縁膜３のドレイン電極２で挟まれた領
域の中央部分の上方に、形成すべきリセスの幅を規定す
るレジスト開口を有するレジストパターン４ａを通常の
写真製版技術により形成した後、このレジストパターン
４ａをマスクにしてＲＩＥ法等により絶縁膜３とｎ型Ｇ
ａＡｓ層１の上層部分を所定厚みエッチング除去してリ
セス５を形成する。
る。まず、半絶縁性ＧａＡｓ基板５０上にＣＶＤ法等に
よりｎ型ＧａＡｓ層１を形成し、該ｎ型ＧａＡｓ層１上
に蒸着・リフトオフ法により例えばＡｕ合金系のオーミ
ック金属膜からなるドレイン電極２を形成した後、全面
にプラズマＣＶＤ法等によりＳｉＮ膜からなる絶縁膜３
を堆積形成し、次いで、図３(a) に示すように、この絶
縁膜３上に、該絶縁膜３のドレイン電極２で挟まれた領
域の中央部分の上方に、形成すべきリセスの幅を規定す
るレジスト開口を有するレジストパターン４ａを通常の
写真製版技術により形成した後、このレジストパターン
４ａをマスクにしてＲＩＥ法等により絶縁膜３とｎ型Ｇ
ａＡｓ層１の上層部分を所定厚みエッチング除去してリ
セス５を形成する。
【００３１】次に、上記レジストパターン４ａを除去し
た後、通常の写真製版技術によりリセス５の中央部分に
所定開口幅のレジスト開口を有するレジストパターン１
１を形成し、次いで、蒸着法によりオーミック金属膜６
と絶縁膜７をｎ型ＧａＡｓ層１の全面に対して堆積形成
すると、図３(b) に示す状態になり、この後、レジスト
パターン１１とともに不要なオーミック金属膜６と絶縁
膜７を除去し、４００℃程度のシンタを行うとリセス５
内にその上面が絶縁膜７で覆われたソース電極６が形成
される。
た後、通常の写真製版技術によりリセス５の中央部分に
所定開口幅のレジスト開口を有するレジストパターン１
１を形成し、次いで、蒸着法によりオーミック金属膜６
と絶縁膜７をｎ型ＧａＡｓ層１の全面に対して堆積形成
すると、図３(b) に示す状態になり、この後、レジスト
パターン１１とともに不要なオーミック金属膜６と絶縁
膜７を除去し、４００℃程度のシンタを行うとリセス５
内にその上面が絶縁膜７で覆われたソース電極６が形成
される。
【００３２】次に、図３(c) に示すように、実施例１と
同様にして、ソース電極の側壁及びリセス５の側壁に沿
って絶縁膜８を形成し、この絶縁膜８によって囲まれる
開口部を通してゲート電極９を形成する。
同様にして、ソース電極の側壁及びリセス５の側壁に沿
って絶縁膜８を形成し、この絶縁膜８によって囲まれる
開口部を通してゲート電極９を形成する。
【００３３】このような本実施例の高出力ＦＥＴの製造
工程においても、上記実施例１と同様に、リセス５内に
ゲート電極９とソース電極６が形成され、リセス５の外
にドレイン電極２が形成された，ゲート・ドレイン耐圧
が高くなり、かつ、ゲート・ソース間抵抗が低減された
図１に示す高出力ＦＥＴを得ることができる。また、実
施例１の製造工程に比べて、写真製版工程が１回多くな
るが、リセス５の幅がレジストパターン４ａのレジスト
開口の幅によって決定されることから、リセス５の幅の
寸法精度を高めることができ、その結果、ゲート長及び
ゲート電極とドレイン電極間の間隔を所定の寸法に高精
度に制御することかでき、装置の信頼性を向上すること
ができる。
工程においても、上記実施例１と同様に、リセス５内に
ゲート電極９とソース電極６が形成され、リセス５の外
にドレイン電極２が形成された，ゲート・ドレイン耐圧
が高くなり、かつ、ゲート・ソース間抵抗が低減された
図１に示す高出力ＦＥＴを得ることができる。また、実
施例１の製造工程に比べて、写真製版工程が１回多くな
るが、リセス５の幅がレジストパターン４ａのレジスト
開口の幅によって決定されることから、リセス５の幅の
寸法精度を高めることができ、その結果、ゲート長及び
ゲート電極とドレイン電極間の間隔を所定の寸法に高精
度に制御することかでき、装置の信頼性を向上すること
ができる。
【００３４】実施例３．図４はこの発明の実施例３によ
る複数のＦＥＴを隣接するＦＥＴ間でソース電極及びド
レイン電極を共通化して集積してなる高出力ＦＥＴの製
造工程における主要工程を示す断面図であり、図におい
て、図１，３と同一符号は同一または相当する部分を示
し、９ｂはゲート電極、１０ａはレジストパターンであ
る。
る複数のＦＥＴを隣接するＦＥＴ間でソース電極及びド
レイン電極を共通化して集積してなる高出力ＦＥＴの製
造工程における主要工程を示す断面図であり、図におい
て、図１，３と同一符号は同一または相当する部分を示
し、９ｂはゲート電極、１０ａはレジストパターンであ
る。
【００３５】即ち、この実施例の製造工程は、実施例１
の製造工程における図２(d) に相当する工程を、図４に
示す工程に置き換えたもので、レジストパターン１０ａ
をソース電極６の上方を覆うように形成することによ
り、ゲート電極９ｂを１個のリセス５内でソース電極６
を跨ぐように形成している。尚、図５はこのようにして
製造された高出力ＦＥＴの上面図で、この高出力ＦＥＴ
ではソース電極６の上方がゲート電極９ｂによって覆わ
れて、ソース電極６の上面に配線を接続することが困難
になるため、前述したように、リセスの形成時にリセス
５の形成領域を拡張し、ソース電極６の形成時にリセス
５内にソース電極６に繋がるソース電極ひき出し部６ａ
を形成している。
の製造工程における図２(d) に相当する工程を、図４に
示す工程に置き換えたもので、レジストパターン１０ａ
をソース電極６の上方を覆うように形成することによ
り、ゲート電極９ｂを１個のリセス５内でソース電極６
を跨ぐように形成している。尚、図５はこのようにして
製造された高出力ＦＥＴの上面図で、この高出力ＦＥＴ
ではソース電極６の上方がゲート電極９ｂによって覆わ
れて、ソース電極６の上面に配線を接続することが困難
になるため、前述したように、リセスの形成時にリセス
５の形成領域を拡張し、ソース電極６の形成時にリセス
５内にソース電極６に繋がるソース電極ひき出し部６ａ
を形成している。
【００３６】このような本実施例の高出力ＦＥＴでは、
実施例１の高出力ＦＥＴと同様の効果が得られるととも
に、実施例１，２のものにくらべて、ゲート抵抗を低減
することができ、高周波特性をより一層向上することが
できる。
実施例１の高出力ＦＥＴと同様の効果が得られるととも
に、実施例１，２のものにくらべて、ゲート抵抗を低減
することができ、高周波特性をより一層向上することが
できる。
【００３７】尚、上記ゲート電極９ｂ上に低抵抗な金属
層を別途形成すれば、更にゲート抵抗を低減することが
でき、また、ゲート電極形成後にソース電極６上の絶縁
膜７をウエットエッチング等で除去すれば、ゲート・ソ
ース間容量を低減することができる。
層を別途形成すれば、更にゲート抵抗を低減することが
でき、また、ゲート電極形成後にソース電極６上の絶縁
膜７をウエットエッチング等で除去すれば、ゲート・ソ
ース間容量を低減することができる。
【００３８】実施例４．図６はこの発明の実施例４によ
る複数のＦＥＴを隣接するＦＥＴ間でソース電極及びド
レイン電極を共通化して集積してなる高出力ＦＥＴの製
造工程における主要工程を示した断面図であり、図にお
いて、図１と同一符号は同一または相当する部分を示
し、１２はレジストパターンである。
る複数のＦＥＴを隣接するＦＥＴ間でソース電極及びド
レイン電極を共通化して集積してなる高出力ＦＥＴの製
造工程における主要工程を示した断面図であり、図にお
いて、図１と同一符号は同一または相当する部分を示
し、１２はレジストパターンである。
【００３９】即ち、この実施例の製造工程は、上記実施
例１または実施例２と同様にして、リセス５内にソース
電極６，ゲート電極９を形成した後、図６に示すよう
に、ゲート電極９とドレイン電極２間にある絶縁膜３を
ウエットエッチングあるいはドライエッチングにより選
択的に除去し、次いで、リセス５の終端から所定距離離
れた位置にそのレジスト開口の終端が位置するレジスト
パターン１２を通常の写真製版技術により形成し、この
レジストパターン１２をマスクにしてウエットエッチン
グ等によりリセス５より浅い深さのリセス１３を形成す
るものである。
例１または実施例２と同様にして、リセス５内にソース
電極６，ゲート電極９を形成した後、図６に示すよう
に、ゲート電極９とドレイン電極２間にある絶縁膜３を
ウエットエッチングあるいはドライエッチングにより選
択的に除去し、次いで、リセス５の終端から所定距離離
れた位置にそのレジスト開口の終端が位置するレジスト
パターン１２を通常の写真製版技術により形成し、この
レジストパターン１２をマスクにしてウエットエッチン
グ等によりリセス５より浅い深さのリセス１３を形成す
るものである。
【００４０】このようにして得られる本実施例の高出力
ＦＥＴでは、リセス１３によって、実施例１〜３のもの
に比べて、ゲート電極９とドレイン電極２の間隔を更に
長くできるため、ゲート・ドレイン耐圧を更に高くする
ことができる。
ＦＥＴでは、リセス１３によって、実施例１〜３のもの
に比べて、ゲート電極９とドレイン電極２の間隔を更に
長くできるため、ゲート・ドレイン耐圧を更に高くする
ことができる。
【００４１】実施例５．図７はこの発明の実施例５によ
る複数のＦＥＴを隣接するＦＥＴ間でソース電極及びド
レイン電極を共通化して集積してなる高出力ＦＥＴの製
造工程における主要工程を示した断面図であり、図にお
いて、図１と同一符号は同一または相当する部分を示
し、１４はレジストパターンである。
る複数のＦＥＴを隣接するＦＥＴ間でソース電極及びド
レイン電極を共通化して集積してなる高出力ＦＥＴの製
造工程における主要工程を示した断面図であり、図にお
いて、図１と同一符号は同一または相当する部分を示
し、１４はレジストパターンである。
【００４２】即ち、この実施例の製造工程は、上記実施
例１または実施例２と同様にして、リセス５内にソース
電極６を形成した後、図７に示すように、リセス５内の
ソース電極とリセス側壁との間にレジスト開口を有する
レジストパターン１４を形成し、このレジストパターン
１４をマスクに酒石酸と過酸化水素の混合液をエッチャ
ントとするウエットエッチングによりリセス５内にリセ
ス１５を形成し、この後、蒸着法等によりゲート金属９
０を堆積して、リセス１５にゲート電極９を形成するも
のである。
例１または実施例２と同様にして、リセス５内にソース
電極６を形成した後、図７に示すように、リセス５内の
ソース電極とリセス側壁との間にレジスト開口を有する
レジストパターン１４を形成し、このレジストパターン
１４をマスクに酒石酸と過酸化水素の混合液をエッチャ
ントとするウエットエッチングによりリセス５内にリセ
ス１５を形成し、この後、蒸着法等によりゲート金属９
０を堆積して、リセス１５にゲート電極９を形成するも
のである。
【００４３】このようにして得られる本実施例の高出力
ＦＥＴでは、上記実施例４のものと同様に、実施例１〜
３のものに比べて、ゲート電極９とドレイン電極２の間
隔が更に長くなるため、ゲート・ドレイン耐圧を更に高
くすることができる。尚、実施例４のものに比べて、ゲ
ート電極とソース電極との間隔も長くなるため、ゲート
・ソース間抵抗は若干高くなる。
ＦＥＴでは、上記実施例４のものと同様に、実施例１〜
３のものに比べて、ゲート電極９とドレイン電極２の間
隔が更に長くなるため、ゲート・ドレイン耐圧を更に高
くすることができる。尚、実施例４のものに比べて、ゲ
ート電極とソース電極との間隔も長くなるため、ゲート
・ソース間抵抗は若干高くなる。
【００４４】尚、この実施例では、リセス１５の形成後
にゲート電極９を形成したが、リセス１５を形成するこ
となくゲート電極９を形成した場合は、得られる高出力
ＦＥＴは実施例１，２のものと同様の構造になる。
にゲート電極９を形成したが、リセス１５を形成するこ
となくゲート電極９を形成した場合は、得られる高出力
ＦＥＴは実施例１，２のものと同様の構造になる。
【００４５】また、上記何れの実施例も複数のＦＥＴを
集積した高出力ＦＥＴについて説明したが、本発明はゲ
ート電極，ソース電極及びドレイン電極を各々１づつ有
する通常のＦＥＴに適用できることは言うまでもない。
集積した高出力ＦＥＴについて説明したが、本発明はゲ
ート電極，ソース電極及びドレイン電極を各々１づつ有
する通常のＦＥＴに適用できることは言うまでもない。
【００４６】
【発明の効果】以上のように、この発明によれば、リセ
スにゲート電極を形成してなるＦＥＴにおいて、同一リ
セス内にゲート電極とソース電極を形成し、該リセスの
外にドレイン電極を形成するようにしたので、ソース抵
抗が増大することなく、ゲート・ドレイン耐圧を高める
ことができ、高周波特性が優れたＦＥＴを得ることがで
きる。
スにゲート電極を形成してなるＦＥＴにおいて、同一リ
セス内にゲート電極とソース電極を形成し、該リセスの
外にドレイン電極を形成するようにしたので、ソース抵
抗が増大することなく、ゲート・ドレイン耐圧を高める
ことができ、高周波特性が優れたＦＥＴを得ることがで
きる。
【００４７】更に、この発明によれば、リセス内に形成
されたソース電極の側壁とリセスの側壁に沿って形成さ
れた絶縁膜で挟まれた開口に、ゲート電極を形成するよ
うにしたので、ゲート電極をソース電極が形成されたリ
セス内の所定位置に安定に形成することができ、その結
果、ゲート・ドレイン耐圧が増大した，高周波特性に優
れたＦＥＴを再現性良く得ることができる効果がある。
また、上記絶縁膜の形成時にその幅を制御することによ
り、ゲート長の短縮化を図ることができ、より一層高周
波特性の改善を期待できる効果がある。
されたソース電極の側壁とリセスの側壁に沿って形成さ
れた絶縁膜で挟まれた開口に、ゲート電極を形成するよ
うにしたので、ゲート電極をソース電極が形成されたリ
セス内の所定位置に安定に形成することができ、その結
果、ゲート・ドレイン耐圧が増大した，高周波特性に優
れたＦＥＴを再現性良く得ることができる効果がある。
また、上記絶縁膜の形成時にその幅を制御することによ
り、ゲート長の短縮化を図ることができ、より一層高周
波特性の改善を期待できる効果がある。
【００４８】更に、この発明によれば、リセス内のソー
ス電極の両隣に配設される２つのゲート電極を、上記ソ
ース電極の上方で上記ソース電極に接触しないように繋
いだので、ゲート抵抗を低減することができ、より一層
高周波特性を改善できる効果がある。
ス電極の両隣に配設される２つのゲート電極を、上記ソ
ース電極の上方で上記ソース電極に接触しないように繋
いだので、ゲート抵抗を低減することができ、より一層
高周波特性を改善できる効果がある。
【００４９】更に、この発明によれば、ソース電極とゲ
ート電極が形成されたリセスとドレイン電極との間に、
上記リセスより浅い深さのリセスを形成したので、ゲー
ト・ドレイン耐圧をさらに高めることができ、より一層
高周波特性を改善できる効果がある。
ート電極が形成されたリセスとドレイン電極との間に、
上記リセスより浅い深さのリセスを形成したので、ゲー
ト・ドレイン耐圧をさらに高めることができ、より一層
高周波特性を改善できる効果がある。
【００５０】更に、この発明によれば、ソース電極が形
成されたリセス内に更にリセスを形成し、このリセスに
ゲート電極を形成したので、ゲート・ドレイン耐圧をさ
らに高めることができ、より一層高周波特性を改善でき
る効果がある。
成されたリセス内に更にリセスを形成し、このリセスに
ゲート電極を形成したので、ゲート・ドレイン耐圧をさ
らに高めることができ、より一層高周波特性を改善でき
る効果がある。
【図１】この発明の実施例１による高出力ＦＥＴの構成
を示す上面図と断面図である。
を示す上面図と断面図である。
【図２】図１の高出力ＦＥＴの製造工程を示す工程別断
面図である。
面図である。
【図３】この発明の実施例２による高出力ＦＥＴの製造
工程を示す工程別断面図である。
工程を示す工程別断面図である。
【図４】この発明の実施例３による高出力ＦＥＴの製造
工程における主要工程を示す断面図である。
工程における主要工程を示す断面図である。
【図５】この発明の実施例３による高出力ＦＥＴの構造
を示す上面図である。
を示す上面図である。
【図６】この発明の実施例４による高出力ＦＥＴの製造
工程における主要工程を示す断面図である。
工程における主要工程を示す断面図である。
【図７】この発明の実施例５による高出力ＦＥＴの製造
工程における主要工程を示す断面図である。
工程における主要工程を示す断面図である。
【図８】従来の高出力ＦＥＴの構成を示す上面図と断面
図である。
図である。
【図９】従来の高出力ＦＥＴの製造工程を示す工程別断
面図である。
面図である。
１ ｎ型ＧａＡｓ層 ２ ドレイン電極 ３，７，８ 絶縁膜 ４，４ａ，１０，１０ａ，１１，１２，１４，１６
レジストパターン ５，１３，１５，１７ リセス ６ ソース電極 ６ａ ソース電極引き出し部 ９ ゲート電極 ９ａ ゲート電極引き出し部 ５０ 半絶縁性ＧａＡｓ基板 ９０ ゲート電極形成用金属 １００，８００ 高出力ＦＥＴ １００ａ，８００ａ ＦＥＴ
レジストパターン ５，１３，１５，１７ リセス ６ ソース電極 ６ａ ソース電極引き出し部 ９ ゲート電極 ９ａ ゲート電極引き出し部 ５０ 半絶縁性ＧａＡｓ基板 ９０ ゲート電極形成用金属 １００，８００ 高出力ＦＥＴ １００ａ，８００ａ ＦＥＴ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年８月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】以下、この図に従って上記高出力ＦＥＴの
製造方法を説明する。まず、図９(a) に示すように、半
絶縁性ＧａＡｓ基板５０上に例えばＭＢＥ法によりｎ型
ＧａＡｓ層１を形成し、該ｎ型ＧａＡｓ層１上の所定位
置に蒸着・リフトオフ法によりソース電極６，ドレイン
電極２を形成した後、ｎ型ＧａＡｓ基板１上のソース電
極６とドレイン電極２間に所定開口幅のレジスト開口を
有するレジストパターン１６を通常の写真製版技術によ
り作成する。
製造方法を説明する。まず、図９(a) に示すように、半
絶縁性ＧａＡｓ基板５０上に例えばＭＢＥ法によりｎ型
ＧａＡｓ層１を形成し、該ｎ型ＧａＡｓ層１上の所定位
置に蒸着・リフトオフ法によりソース電極６，ドレイン
電極２を形成した後、ｎ型ＧａＡｓ基板１上のソース電
極６とドレイン電極２間に所定開口幅のレジスト開口を
有するレジストパターン１６を通常の写真製版技術によ
り作成する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】次に、上記レジストパターン１６をマスク
にして、ｎ型ＧａＡｓ層１にウエットエッチングを施
し、リセス１７を形成した後、図６(b) に示すように、
Ｔｉ／Ｐｔ／Ａｕ等からなるゲート金属９０をｎ型Ｇａ
Ａｓ層１の全面に対して蒸着し、この後、上記レジスト
パターン１６とともに不要なゲート金属９０を除去する
と、図７に示したリセス１７にゲート金属９０からなる
ゲート電極９が形成された高出力ＦＥＴ８００が得られ
る。
にして、ｎ型ＧａＡｓ層１にウエットエッチングを施
し、リセス１７を形成した後、図６(b) に示すように、
Ｔｉ／Ｐｔ／Ａｕ等からなるゲート金属９０をｎ型Ｇａ
Ａｓ層１の全面に対して蒸着し、この後、上記レジスト
パターン１６とともに不要なゲート金属９０を除去する
と、図７に示したリセス１７にゲート金属９０からなる
ゲート電極９が形成された高出力ＦＥＴ８００が得られ
る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】更に、この発明においては、ソース電極と
ゲート電極が形成されたリセスとドレイン電極との間
に、上記リセスより浅い深さのリセスを形成したから、
ゲート・ドレイン耐圧を一層高めることができる。
ゲート電極が形成されたリセスとドレイン電極との間
に、上記リセスより浅い深さのリセスを形成したから、
ゲート・ドレイン耐圧を一層高めることができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】更に、この発明においては、ソース電極が
形成されたリセス内に更にリセスを形成し、このリセス
にゲート電極を形成したから、ゲート・ドレイン耐圧を
一層高めることができる。
形成されたリセス内に更にリセスを形成し、このリセス
にゲート電極を形成したから、ゲート・ドレイン耐圧を
一層高めることができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】
【実施例】実施例１．図１は、この発明の実施例１によ
る，複数のＦＥＴを隣接するＦＥＴ間でソース電極及び
ドレイン電極を共通化して集積してなる高出力ＦＥＴの
構造を示す図で、図１(a) は上面図、図１(b) は図１
(a) のIb−Ib線における断面図である。図において、図
７と同一符号は同一または相当する部分を示し、１００
は高出力ＦＥＴで、その半絶縁性ＧａＡｓ基板５０上に
形成されたｎ型ＧａＡｓ層１上には、リセス５内にゲー
ト電極９とソース電極６が形成され、リセス５の外にド
レイン電極２が形成された複数のＦＥＴ１００ａが、隣
接するＦＥＴ間でソース電極２及びドレイン電極６を共
通化して搭載されている。９ａは複数のゲート電極９に
対して共通に設けられた配線用のゲート電極引き出し部
で、ここに配線がボンディングされる。上記リセス５は
ｎ型ＧａＡｓ層１におけるゲート電極９，ゲートで、電
極引き出し部９ａ及びソース電極６の形成領域に対して
ひと繋がりに形成されている。
る，複数のＦＥＴを隣接するＦＥＴ間でソース電極及び
ドレイン電極を共通化して集積してなる高出力ＦＥＴの
構造を示す図で、図１(a) は上面図、図１(b) は図１
(a) のIb−Ib線における断面図である。図において、図
７と同一符号は同一または相当する部分を示し、１００
は高出力ＦＥＴで、その半絶縁性ＧａＡｓ基板５０上に
形成されたｎ型ＧａＡｓ層１上には、リセス５内にゲー
ト電極９とソース電極６が形成され、リセス５の外にド
レイン電極２が形成された複数のＦＥＴ１００ａが、隣
接するＦＥＴ間でソース電極２及びドレイン電極６を共
通化して搭載されている。９ａは複数のゲート電極９に
対して共通に設けられた配線用のゲート電極引き出し部
で、ここに配線がボンディングされる。上記リセス５は
ｎ型ＧａＡｓ層１におけるゲート電極９，ゲートで、電
極引き出し部９ａ及びソース電極６の形成領域に対して
ひと繋がりに形成されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】以下、この図に従って製造方法を説明す
る。まず、半絶縁性ＧａＡｓ基板５０上にＭＢＥ法によ
りｎ型ＧａＡｓ層１を形成し、該ｎ型ＧａＡｓ層１上の
所定位置に、蒸着・リフトオフ法により例えばＡｕ合金
系のオーミック金属膜からなるドレイン電極２を形成し
た後、全面にプラズマＣＶＤ法等によりＳｉＮ膜からな
る絶縁膜３を堆積形成し、次いで、この絶縁膜３上に、
該絶縁膜３のドレイン電極２で挟まれた領域の中央部分
の上方に所定開口幅のレジスト開口を有するレジストパ
ターン４を通常の写真製版技術により形成した後、この
レジストパターン４をマスクにして、例えばバッファー
ド弗酸水溶液（以下、ＢＨＦ水溶液と称す。）をエッチ
ャントとしたウエットエッチング（等方性エッチン
グ）、或いは、例えばＲＩＥ法を用いた異方性エッチン
グ＋例えばＢＨＦ水溶液をエッチャントとしたウエット
エッチング（等方性エッチング）により、絶縁膜３を所
定量サイドエッチングすると、図２(a) に示す状態にな
る。
る。まず、半絶縁性ＧａＡｓ基板５０上にＭＢＥ法によ
りｎ型ＧａＡｓ層１を形成し、該ｎ型ＧａＡｓ層１上の
所定位置に、蒸着・リフトオフ法により例えばＡｕ合金
系のオーミック金属膜からなるドレイン電極２を形成し
た後、全面にプラズマＣＶＤ法等によりＳｉＮ膜からな
る絶縁膜３を堆積形成し、次いで、この絶縁膜３上に、
該絶縁膜３のドレイン電極２で挟まれた領域の中央部分
の上方に所定開口幅のレジスト開口を有するレジストパ
ターン４を通常の写真製版技術により形成した後、この
レジストパターン４をマスクにして、例えばバッファー
ド弗酸水溶液（以下、ＢＨＦ水溶液と称す。）をエッチ
ャントとしたウエットエッチング（等方性エッチン
グ）、或いは、例えばＲＩＥ法を用いた異方性エッチン
グ＋例えばＢＨＦ水溶液をエッチャントとしたウエット
エッチング（等方性エッチング）により、絶縁膜３を所
定量サイドエッチングすると、図２(a) に示す状態にな
る。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】次に、レジストパターン４及び上記エッチ
ングにより残された絶縁膜３をマスクにして、ｎ型Ｇａ
Ａｓ層１にウエットエッチングを施してリセス５を形成
した後、この状態で蒸着法により例えばＡｕ合金系のオ
ーミック金属膜，ＳｉＮ膜からなる絶縁膜をｎ型ＧａＡ
ｓ層１の全面に対して堆積形成し、この後、レジストパ
ターン４を除去し、４００℃程度のシンタを行うと、図
２(b) に示すように、リセス５内にその上面がＳｉＮ膜
からなる絶縁膜７で覆われたオーミック金属膜からなる
ソース電極６が形成される。
ングにより残された絶縁膜３をマスクにして、ｎ型Ｇａ
Ａｓ層１にウエットエッチングを施してリセス５を形成
した後、この状態で蒸着法により例えばＡｕ合金系のオ
ーミック金属膜，ＳｉＮ膜からなる絶縁膜をｎ型ＧａＡ
ｓ層１の全面に対して堆積形成し、この後、レジストパ
ターン４を除去し、４００℃程度のシンタを行うと、図
２(b) に示すように、リセス５内にその上面がＳｉＮ膜
からなる絶縁膜７で覆われたオーミック金属膜からなる
ソース電極６が形成される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】次に、ｎ型ＧａＡｓ層１の全面に対して、
スパッタ法あるいは蒸着法等によりＷＳｉ等からなるゲ
ート金属膜を堆積形成した後、通常の写真製版技術によ
りこのゲート金属膜の絶縁膜８で挟まれた部分の上方の
みにレジストパターン１０を形成し、このレジストパタ
ーン１０をマスクにしてＲＩＥ法等により上記ゲート金
属膜の不要部分を除去すると、図２(d) に示すように、
リセス５内のソース電極６から所定距離離れた位置にゲ
ート電極９が形成される。そして、この後、上記レジス
トパターン１０を除去し、絶縁膜３，７，８をウエット
エッチングまたはドライエッチングにより除去すると、
図１に示す高出力ＦＥＴ１００が得られる。ここで、上
記レジストパターン１０はゲート電極９の形成時にゲー
トボンディングパッド９ａ（図１参照）が同時に形成さ
れるようにパターニングされている。
スパッタ法あるいは蒸着法等によりＷＳｉ等からなるゲ
ート金属膜を堆積形成した後、通常の写真製版技術によ
りこのゲート金属膜の絶縁膜８で挟まれた部分の上方の
みにレジストパターン１０を形成し、このレジストパタ
ーン１０をマスクにしてＲＩＥ法等により上記ゲート金
属膜の不要部分を除去すると、図２(d) に示すように、
リセス５内のソース電極６から所定距離離れた位置にゲ
ート電極９が形成される。そして、この後、上記レジス
トパターン１０を除去し、絶縁膜３，７，８をウエット
エッチングまたはドライエッチングにより除去すると、
図１に示す高出力ＦＥＴ１００が得られる。ここで、上
記レジストパターン１０はゲート電極９の形成時にゲー
トボンディングパッド９ａ（図１参照）が同時に形成さ
れるようにパターニングされている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】尚、上記工程では、ゲート電極９の形成
後、絶縁膜３，７，８を除去するようにしたが、絶縁膜
３，７，８をそのまま残しておいてもよく、この場合、
絶縁膜３，７にコンタクトホールを形成し、このコンタ
クトホールを介してソース電極６，ドレイン電極２の上
面に配線が接続される。
後、絶縁膜３，７，８を除去するようにしたが、絶縁膜
３，７，８をそのまま残しておいてもよく、この場合、
絶縁膜３，７にコンタクトホールを形成し、このコンタ
クトホールを介してソース電極６，ドレイン電極２の上
面に配線が接続される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】このような本実施例の高出力ＦＥＴでは、
リセス５内にゲート電極９とソース電極６が形成され、
リセス５の外にドレイン電極２が形成されているので、
ゲート・ドレイン耐圧を高めることができ、しかも、ゲ
ート電極９とソース電極６は同一リセスの底面上に形成
されていることから、ゲート・ソース間抵抗を従来に比
べて低減することができ、その結果、装置の高周波特性
を向上することができる。また、ゲート電極９は、ソー
ス電極６の側壁とリセス５の側壁に沿って形成された絶
縁膜８で挟まれた開口を通してソース電極６と自己整合
的に形成されるので、該ゲート電極９はリセス５内のソ
ース電極６から所定距離離れた位置に安定に形成するこ
とができ、従来に比べて装置の信頼性も向上する。ま
た、上記ソース電極６の側壁とリセス５の側壁に形成さ
れる絶縁膜８の幅をその形成時に制御することにより、
ゲート長の短縮化を図ることができる。
リセス５内にゲート電極９とソース電極６が形成され、
リセス５の外にドレイン電極２が形成されているので、
ゲート・ドレイン耐圧を高めることができ、しかも、ゲ
ート電極９とソース電極６は同一リセスの底面上に形成
されていることから、ゲート・ソース間抵抗を従来に比
べて低減することができ、その結果、装置の高周波特性
を向上することができる。また、ゲート電極９は、ソー
ス電極６の側壁とリセス５の側壁に沿って形成された絶
縁膜８で挟まれた開口を通してソース電極６と自己整合
的に形成されるので、該ゲート電極９はリセス５内のソ
ース電極６から所定距離離れた位置に安定に形成するこ
とができ、従来に比べて装置の信頼性も向上する。ま
た、上記ソース電極６の側壁とリセス５の側壁に形成さ
れる絶縁膜８の幅をその形成時に制御することにより、
ゲート長の短縮化を図ることができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】このようにして得られる本実施例の高出力
ＦＥＴでは、リセス１３によって、実施例１〜３のもの
に比べて、ゲート・ドレイン耐圧を更に高くすることが
できる。
ＦＥＴでは、リセス１３によって、実施例１〜３のもの
に比べて、ゲート・ドレイン耐圧を更に高くすることが
できる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】即ち、この実施例の製造工程は、上記実施
例１または実施例２と同様にして、リセス５内にソース
電極６を形成した後、図７に示すように、リセス５内の
ソース電極とリセス側壁との間にレジスト開口を有する
レジストパターン１４を形成し、このレジストパターン
１４をマスクにウエットエッチングによりリセス５内に
リセス１５を形成し、この後、蒸着法等によりゲート金
属９０を堆積して、リセス１５にゲート電極９を形成す
るものである。
例１または実施例２と同様にして、リセス５内にソース
電極６を形成した後、図７に示すように、リセス５内の
ソース電極とリセス側壁との間にレジスト開口を有する
レジストパターン１４を形成し、このレジストパターン
１４をマスクにウエットエッチングによりリセス５内に
リセス１５を形成し、この後、蒸着法等によりゲート金
属９０を堆積して、リセス１５にゲート電極９を形成す
るものである。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】このようにして得られる本実施例の高出力
ＦＥＴでは、上記実施例４のものと同様に、実施例１〜
３のものに比べて、ゲート・ドレイン耐圧を更に高くす
ることができる。尚、実施例４のものに比べて、ゲート
電極とソース電極との間隔も長くなるため、ゲート・ソ
ース間抵抗は若干高くなる。
ＦＥＴでは、上記実施例４のものと同様に、実施例１〜
３のものに比べて、ゲート・ドレイン耐圧を更に高くす
ることができる。尚、実施例４のものに比べて、ゲート
電極とソース電極との間隔も長くなるため、ゲート・ソ
ース間抵抗は若干高くなる。
Claims (13)
- 【請求項１】 リセスにゲート電極を形成してなる電界
効果トランジスタにおいて、 ゲート電極とソース電極が同一リセス内に形成され、ド
レイン電極が該リセスの外に形成されていることを特徴
とする電界効果トランジスタ。 - 【請求項２】 リセスにゲート電極を形成してなる電界
効果トランジスタの製造方法において、 半導体層上の所定領域にドレイン電極を形成する工程
と、 上記複数のドレイン電極を覆うように上記半導体層の全
面に対して第１の絶縁膜を形成する工程と、 上記第１の絶縁膜の所定領域をエッチング除去し、更
に、該エッチングにより空けられた上記第１の絶縁膜の
開口を通して上記半導体層の上層部分を所定厚みエッチ
ング除去して該半導体層にリセスを形成する工程と、 上記リセス内の所定領域に選択的にソース電極形成用の
金属膜と第２の絶縁膜をこの順に形成して、該第２の絶
縁膜でその上面が覆われたソース電極を形成する工程
と、 上記半導体層の全面に対して第３の絶縁膜を形成した
後、該第３の絶縁膜の全面を異方性エッチングすること
により、上記ソース電極の側壁及びリセスの側壁にのみ
上記第３の絶縁膜を残す工程と、 上記半導体層の全面に対してゲート電極形成用の金属膜
を形成し、該ゲート電極形成用の金属膜をパターニング
することにより、上記リセス内における上記工程により
残された上記第３の絶縁膜で挟まれる開口にゲート電極
を形成する工程とを含むことを特徴とする電界効果トラ
ンジスタの製造方法。 - 【請求項３】 請求項１記載の電界効果トランジスタに
おいて、 上記リセスとドレイン電極との間に上記リセスより浅い
深さのリセスを形成したことを特徴とする電界効果トラ
ンジスタ。 - 【請求項４】 請求項１記載の電界効果トランジスタに
おいて、 上記ゲート電極を、上記リセス内に更に形成されたリセ
スに形成したことを特徴とする電界効果トランジスタ。 - 【請求項５】 複数の電界効果トランジスタを、隣接す
る電界効果トランジスタ間でソース電極及びドレイン電
極を共通化して集積してなる高出力電界効果トランジス
タであって、 上記ソース電極と該ソース電極の両隣に配置されるゲー
ト電極が、同一リセス内に形成されていることを特徴と
する電界効果トランジスタ。 - 【請求項６】 複数の電界効果トランジスタを、隣接す
る電界効果トランジスタ間でソース電極及びドレイン電
極を共通化して集積してなる高出力電界効果トランジス
タの製造方法において、 半導体層上に所定間隔を空けて複数のドレイン電極を形
成する工程と、 上記複数のドレイン電極を覆うように上記半導体層の全
面に対して第１の絶縁膜を形成する工程と、 上記第１の絶縁膜の上記複数のドレイン電極の隣接する
２つのドレイン電極で挟まれる部分の中央部にそのレジ
スト開口が位置するようにレジストパターンを形成する
工程と、 上記レジストパターンをマスクにして上記第１の絶縁膜
を所定量サイドエッチングし、次いで、該サイドエッチ
ングにより開口が形成された上記第１の絶縁膜をマスク
にして上記半導体層の上層部分を所定厚みだけエッチン
グ除去して複数のリセスを形成する工程と、 上記半導体層の全面に対してソース電極形成用の金属膜
と第２の絶縁膜をこの順に形成した後、上記レジストパ
ターンを除去し、上記複数のリセスの各リセス内にその
上面が上記第２の絶縁膜で覆われたソース電極を形成す
る工程と、 上記半導体層の全面に対して第３の絶縁膜を形成した
後、該第３の絶縁膜の全面を異方性エッチングすること
により、上記複数のリセスの各リセス内における上記ソ
ース電極の側壁及びリセスの側壁にのみ上記第３の絶縁
膜を残す工程と、 上記半導体層の全面に対してゲート電極形成用の金属膜
を形成し、該ゲート電極形成用の金属膜をパターニング
することにより、上記複数のリセスの各リセス内におけ
る上記工程により残された上記第３の絶縁膜で挟まれる
開口にゲート電極を形成する工程とを含むことを特徴と
する電界効果トランジスタの製造方法。 - 【請求項７】 複数の電界効果トランジスタを、隣接す
る電界効果トランジスタ間でソース電極及びドレイン電
極を共通化して集積してなる高出力電界効果トランジス
タの製造方法において、 半導体層上に所定間隔を空けて複数のドレイン電極を形
成する工程と、 上記複数のドレイン電極を覆うように上記半導体層の全
面に対して第１の絶縁膜を形成する工程と、 上記第１の絶縁膜の上記複数のドレイン電極の隣接する
２つのドレイン電極で挟まれる部分の中央部にそのレジ
スト開口が位置するように第１のレジストパターンを形
成する工程と、 上記第１のレジストパターンをマスクにして上記第１の
絶縁膜と上記半導体層に異方性エッチングを施して、上
記半導体層に複数のリセスを形成する工程と、 上記第１のレジストパターンを除去し、上記複数のリセ
スの各リセスの中央部にそのレジスト開口が位置する第
２のレジストパターンを形成する工程と、 上記第２のレジストパターンをマスクにして、ソース電
極形成用の金属膜と第２の絶縁膜を上記半導体層の全面
に対して堆積形成した後、上記第２のレジストパターン
を除去して、上記複数のリセスの各リセス内にその上面
が上記第２の絶縁膜で覆われたソース電極を形成する工
程と、 上記半導体層の全面に対して第３の絶縁膜を形成した
後、該第３の絶縁膜の全面を異方性エッチングすること
により、上記複数のリセスの各リセス内における上記ソ
ース電極の側壁及びリセスの側壁にのみ上記第３の絶縁
膜を残す工程と、 上記半導体層の全面に対してゲート電極形成用の金属膜
を形成し、該ゲート電極形成用の金属膜をパターニング
することにより、上記複数のリセスの各リセス内におけ
る上記工程により残された上記第３の絶縁膜で挟まれる
開口にゲート電極を形成する工程とを含むことを特徴と
する電界効果トランジスタの製造方法。 - 【請求項８】 請求項５に記載の電界効果トランジスタ
において、 上記ソース電極の両隣に配置されるゲート電極が、上記
ソース電極に接触することなく該ソース電極の上方で繋
がっていることを特徴とする電界効果トランジスタ。 - 【請求項９】 請求項６または７に記載の電界効果トラ
ンジスタの製造方法において、 上記ゲート電極形成用の金属膜のパターニング工程時、
形成されるゲート電極が、上記ソース電極の両隣に形成
された，上記第３の絶縁膜で挟まれた開口から、該ソー
ス電極に接触することなくその上方でもって繋がるよう
に、上記ゲート電極形成用の金属膜をパターニングする
ことを特徴とする電界効果トランジスタの製造方法。 - 【請求項１０】 請求項５記載の電界効果トランジスタ
において、 上記リセスと上記ドレイン電極との間に上記リセスより
浅い深さのリセスを形成したことを特徴とする電界効果
トランジスタ。 - 【請求項１１】 請求項６または７に記載の電界効果ト
ランジスタの製造方法において、 上記ゲート電極の形成工程の後、上記ドレイン電極上に
残っている上記第１の絶縁膜を選択的に除去した後、レ
ジストパターンを、上記リセスの終端から所定距離離れ
た位置にそのレジスト開口の終端が位置するように形成
し、該レジストパターンをマスクにして上記リセスより
浅い深さのリセスを形成する工程を含むことを特徴とす
る電界効果トランジスタの製造方法。 - 【請求項１２】 上記請求項５記載の電界効果トランジ
スタにおいて、 上記ゲート電極を、上記リセス内に更に形成したリセス
に形成したことを特徴とする電界効果トランジスタ。 - 【請求項１３】 請求項６または７に記載の電界効果ト
ランジスタの製造方法において、 上記ソース電極の形成工程後の上記第３の絶縁膜及びゲ
ート電極の形成工程に代えて、 上記リセス内の上記ソース電極と上記リセスの側壁との
間にそのレジスト開口が位置するレジストパターンを形
成する工程と、 上記レジストパターンをマスクにして上記リセス内に新
たにリセスを形成し、次いで、ゲート形成用の金属膜を
上記半導体層の全面に対して形成した後、上記レジスト
パターンを除去することにより、上記新たに形成された
リセス内にゲート電極を形成する工程とを含むことを特
徴とする電界効果トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5123750A JPH06333954A (ja) | 1993-05-26 | 1993-05-26 | 電界効果トランジスタ及びその製造方法 |
| US08/208,837 US5449932A (en) | 1993-05-26 | 1994-03-11 | Field effect transistor having gate and source regions in recesses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5123750A JPH06333954A (ja) | 1993-05-26 | 1993-05-26 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06333954A true JPH06333954A (ja) | 1994-12-02 |
Family
ID=14868392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5123750A Pending JPH06333954A (ja) | 1993-05-26 | 1993-05-26 | 電界効果トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5449932A (ja) |
| JP (1) | JPH06333954A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3180776B2 (ja) * | 1998-09-22 | 2001-06-25 | 日本電気株式会社 | 電界効果型トランジスタ |
| US6870225B2 (en) * | 2001-11-02 | 2005-03-22 | International Business Machines Corporation | Transistor structure with thick recessed source/drain structures and fabrication process of same |
| US7560758B2 (en) * | 2006-06-29 | 2009-07-14 | International Business Machines Corporation | MOSFETs comprising source/drain recesses with slanted sidewall surfaces, and methods for fabricating the same |
| US7755171B2 (en) * | 2006-07-24 | 2010-07-13 | International Business Machines Corporation | Transistor structure with recessed source/drain and buried etch stop layer and related method |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5752174A (en) * | 1980-09-16 | 1982-03-27 | Nec Corp | Multigate field effect transistor |
| CA1188821A (en) * | 1982-09-03 | 1985-06-11 | Patrick W. Clarke | Power mosfet integrated circuit |
| JP2536523B2 (ja) * | 1987-05-14 | 1996-09-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH01109772A (ja) * | 1987-10-22 | 1989-04-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH01260861A (ja) * | 1988-04-12 | 1989-10-18 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JP2723901B2 (ja) * | 1988-04-20 | 1998-03-09 | 株式会社日立製作所 | 半導体装置及びその応用回路 |
| JPH023938A (ja) * | 1988-06-20 | 1990-01-09 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPH0228941A (ja) * | 1988-07-18 | 1990-01-31 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH02237040A (ja) * | 1989-03-09 | 1990-09-19 | Fujitsu Ltd | 半導体装置 |
| JPH03233939A (ja) * | 1990-02-08 | 1991-10-17 | Sumitomo Electric Ind Ltd | 電界効果トランジスタおよびその製造方法 |
| JPH04171734A (ja) * | 1990-11-02 | 1992-06-18 | Mitsubishi Electric Corp | 半導体装置 |
| US5321291A (en) * | 1991-12-16 | 1994-06-14 | Texas Instruments Incorporated | Power MOSFET transistor |
| US5323036A (en) * | 1992-01-21 | 1994-06-21 | Harris Corporation | Power FET with gate segments covering drain regions disposed in a hexagonal pattern |
-
1993
- 1993-05-26 JP JP5123750A patent/JPH06333954A/ja active Pending
-
1994
- 1994-03-11 US US08/208,837 patent/US5449932A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5449932A (en) | 1995-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6717192B2 (en) | Schottky gate field effect transistor | |
| JPH03292744A (ja) | 化合物半導体装置およびその製造方法 | |
| US6307245B1 (en) | Semiconductor device | |
| KR100479266B1 (ko) | Ｔ형 게이트 전극을 갖는 반도체 소자 및 그 제조 방법 | |
| US5548144A (en) | Recessed gate field effect transistor | |
| JPH05326563A (ja) | 半導体装置 | |
| JPH07111966B2 (ja) | 半導体装置の製造方法 | |
| JPH06333954A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPS6253953B2 (ja) | ||
| JP2001053083A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH08274118A (ja) | 電界効果型半導体装置及びその製造方法 | |
| JPH08115924A (ja) | 電界効果型トランジスタおよびその製造方法 | |
| KR950003076Y1 (ko) | 화합물 반도체장치 | |
| JP3075245B2 (ja) | 化合物半導体の製造方法 | |
| JP3235548B2 (ja) | 半導体装置の製造方法 | |
| JP2001274377A (ja) | 半導体装置の製造方法 | |
| JPH10189618A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP3183251B2 (ja) | 半導体装置の製造方法 | |
| JPS6151979A (ja) | 半導体装置の製造方法 | |
| JP2001308110A (ja) | 半導体装置 | |
| JPH0621102A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6323665B2 (ja) | ||
| JPH09172028A (ja) | 電界効果トランジスタの製造方法 | |
| JPS62260370A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6257256A (ja) | 電界効果型半導体装置の製造方法 |