JPS62260370A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS62260370A JPS62260370A JP10201786A JP10201786A JPS62260370A JP S62260370 A JPS62260370 A JP S62260370A JP 10201786 A JP10201786 A JP 10201786A JP 10201786 A JP10201786 A JP 10201786A JP S62260370 A JPS62260370 A JP S62260370A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、メタル−半導体接合形電界効果トランジスタ
（ＭＥＳＦＥＴ）に関する。
（ＭＥＳＦＥＴ）に関する。
ＧａＡｓやＩｎＰ等の化合物半導体を用いたＦＥＴは高
周波、高速性に優れた特性を示し、マイクロ波帯以上の
増幅器、あるいはこれらを集積した高速のデジタル素子
として利用されている。ＦＥＴはゲート電極にショット
キ接合の金属を用いたＭＰＳＦＥＴの構造が主に使われ
ている。この構造のＦＥＴは■ゲート長を短く、■ゲー
ト接合容量を小さく、■ゲートソース間の寄生抵抗を小
さく、■ゲート金属の抵抗を小さくする等により性能が
向上する。
周波、高速性に優れた特性を示し、マイクロ波帯以上の
増幅器、あるいはこれらを集積した高速のデジタル素子
として利用されている。ＦＥＴはゲート電極にショット
キ接合の金属を用いたＭＰＳＦＥＴの構造が主に使われ
ている。この構造のＦＥＴは■ゲート長を短く、■ゲー
ト接合容量を小さく、■ゲートソース間の寄生抵抗を小
さく、■ゲート金属の抵抗を小さくする等により性能が
向上する。
高性能のＦＥＴが歩留りよく製造できる方式として、高
耐熱性ゲート電極によるｎ＋イオン打込み層のセルファ
ライン構造がよく用いられる。このゲート金属は主とし
てＷＳｉｘなとＷ系を主体とした合金が使われている。
耐熱性ゲート電極によるｎ＋イオン打込み層のセルファ
ライン構造がよく用いられる。このゲート金属は主とし
てＷＳｉｘなとＷ系を主体とした合金が使われている。
これはイオン打込み層を約８００℃の温度で活性化する
ための熱処理をしても、ショットキ接合が劣化しないた
めである。
ための熱処理をしても、ショットキ接合が劣化しないた
めである。
Ｗ系ゲート金属の欠点は、ＡＱやＡｕ系のゲート金属に
比べて、抵抗が高いことである。このため上述した構造
のＦＥＴはアナログ回路用にはほとんど使われていなか
った。耐熱性ゲートでメタルの抵抗を下げる試みはなさ
れており、この−例は次の如くである。
比べて、抵抗が高いことである。このため上述した構造
のＦＥＴはアナログ回路用にはほとんど使われていなか
った。耐熱性ゲートでメタルの抵抗を下げる試みはなさ
れており、この−例は次の如くである。
従来の改良したＦＥＴは、１９８５年春季、第３２回応
物関連講演予稿集、ｐｐ６４４，３１Ｐ−Ｘ−４（昭６
０．３）に記述されているように耐熱性Ｔ形セルファラ
インゲート桶造で性能向上がはかられてきた。しかし、
この構造では、０２層耐熱性ゲート金属構造となるため
サブミクロンゲートの寸法を高精度で制御することはむ
ずかしい、■ゲートパターン全面にオーミック電極をセ
ルファラインで形成することはむずかしい、など不充分
な点もあった。
物関連講演予稿集、ｐｐ６４４，３１Ｐ−Ｘ−４（昭６
０．３）に記述されているように耐熱性Ｔ形セルファラ
インゲート桶造で性能向上がはかられてきた。しかし、
この構造では、０２層耐熱性ゲート金属構造となるため
サブミクロンゲートの寸法を高精度で制御することはむ
ずかしい、■ゲートパターン全面にオーミック電極をセ
ルファラインで形成することはむずかしい、など不充分
な点もあった。
本発明の目的は、高性能ＮＦＳＦＥＴに好適な構造を提
供することにある。
供することにある。
高耐熱ゲート電極を用いたＦＥＴは、本質的に次の点が
優れている。（１）Ｌきい電圧（Ｖ丁）の制御がリセス
方式と比べ、良い、（２）ゲート・ソース間の直列抵抗
（Ｒｓ）を高濃度イオン打込みによるｎ十形の形成で低
減できる、（３）サブミクロンのゲート長（Ｌｌｌ ）
をドライエツチングで形成でき、これは従来のリフトオ
フ方式より制御性が良い。反面、ゲート金属の抵抗は大
きいので、この欠゛点を解決するために本発は成された
。
優れている。（１）Ｌきい電圧（Ｖ丁）の制御がリセス
方式と比べ、良い、（２）ゲート・ソース間の直列抵抗
（Ｒｓ）を高濃度イオン打込みによるｎ十形の形成で低
減できる、（３）サブミクロンのゲート長（Ｌｌｌ ）
をドライエツチングで形成でき、これは従来のリフトオ
フ方式より制御性が良い。反面、ゲート金属の抵抗は大
きいので、この欠゛点を解決するために本発は成された
。
本発明によるＦＥＴ断面の基本構成図を第１図に示す。
半絶縁ＧａＡｓ基板結品１にｎ形能助層２が部分的にあ
り、これに接してＷＳｉｘのショットキーゲート金属３
が形成される。セルファライン技術によってゲート金属
の両側にｎ十形５がイオン打込みされる。ゲート金属３
の周辺には絶縁物からなる側壁材４が加工され、さらに
絶縁物９をつけたのち、ソース、ゲート、ドレインの穴
あけをしてリフトオフによってＡｕＧｅ合金とＡ ｕを
主体としたオーミック金属をつけ、ソース電極７．ゲー
ト電極６．ドレイン電極８が形成された構造を特徴とす
る。
り、これに接してＷＳｉｘのショットキーゲート金属３
が形成される。セルファライン技術によってゲート金属
の両側にｎ十形５がイオン打込みされる。ゲート金属３
の周辺には絶縁物からなる側壁材４が加工され、さらに
絶縁物９をつけたのち、ソース、ゲート、ドレインの穴
あけをしてリフトオフによってＡｕＧｅ合金とＡ ｕを
主体としたオーミック金属をつけ、ソース電極７．ゲー
ト電極６．ドレイン電極８が形成された構造を特徴とす
る。
本発明によって、ゲート金属３とゲート電極６が合せず
れΔを生じた場合の各寸法関係を第２図に示す、ゲート
電極長り、はゲート金属長Ｌｅｇ側壁の幅Ｌｓとして１
次の関係式で決められる。
れΔを生じた場合の各寸法関係を第２図に示す、ゲート
電極長り、はゲート金属長Ｌｅｇ側壁の幅Ｌｓとして１
次の関係式で決められる。
ＬＩＩ≦ｌ＠＋２Ｌｓ−Δ −（１）一
般にホトリソグラフィによる合せずれΔは、現在の高度
な技術によって、０．３ μｍ以下であるので、例え
ば、Ｌｇ ＝０．５ｐｍ、Ｌｓ ＝０．５μｍならばり
、≦１．２ μｍとなり、ゲート電極ＴＪＩＩの加工が
可能である。側ｕ４はゲート金属３の高さを利用して、
異方性の強いドライエツチングにより形成したり、シリ
カフィルム等の塗布絶縁膜で形成できるが、側壁の＠Ｌ
！はいずれもゲート金属の高さに比例してかえれる自由
度がある。
般にホトリソグラフィによる合せずれΔは、現在の高度
な技術によって、０．３ μｍ以下であるので、例え
ば、Ｌｇ ＝０．５ｐｍ、Ｌｓ ＝０．５μｍならばり
、≦１．２ μｍとなり、ゲート電極ＴＪＩＩの加工が
可能である。側ｕ４はゲート金属３の高さを利用して、
異方性の強いドライエツチングにより形成したり、シリ
カフィルム等の塗布絶縁膜で形成できるが、側壁の＠Ｌ
！はいずれもゲート金属の高さに比例してかえれる自由
度がある。
またゲート電極６はソース・ドレイン電極７，８と別工
程で形成してもよく、いずれの場合も低抵抗金属によっ
てゲート抵抗は決まる。
程で形成してもよく、いずれの場合も低抵抗金属によっ
てゲート抵抗は決まる。
以下、本発明の一実施例を第３図により説明する。半絶
縁性ＧａＡｇ基板結晶１の所要箇所１００にＳｉイオン
を５０ｋｅＶの加速エネルギで打込んで、アニールをし
てｎ形能助層２を形成する。
縁性ＧａＡｇ基板結晶１の所要箇所１００にＳｉイオン
を５０ｋｅＶの加速エネルギで打込んで、アニールをし
てｎ形能助層２を形成する。
ＧａＡｓ表面にタングステン・シリサイド（ＷＳｊ、ｘ
）金属３を約５００ｎｍの厚さに被着して、ドライエツ
チングによりゲート金属３パターンに加工する。
）金属３を約５００ｎｍの厚さに被着して、ドライエツ
チングによりゲート金属３パターンに加工する。
高性能のＦＥＴを作るため、このゲート長は１μｍ以下
とする。つづいてホトレジストパターン５１で、ＦＥＴ
領域外のＧａＡｓ表面をマスクして、Ｓｉイオンを１５
０ｋｅＶで高濃度に打込みアニールしてｎ十形低抵抗層
５を形成する。これはゲート金属３にセルファラインで
えられる（、）。
とする。つづいてホトレジストパターン５１で、ＦＥＴ
領域外のＧａＡｓ表面をマスクして、Ｓｉイオンを１５
０ｋｅＶで高濃度に打込みアニールしてｎ十形低抵抗層
５を形成する。これはゲート金属３にセルファラインで
えられる（、）。
つづいてホトレジストを除去して、ＣＶＤのＳ ｉ Ｎ
［４０を約６００ｎｍの厚さで被着する（ｂ）、ＣＦａ
系のエツチングガスを用いてこのＳｉＮ膜４ｏをドライ
エッチしてゲート金属３の側壁４を形成する。この側壁
は異方性ドライエッチのために残り、幅は〜各側とも０
．６ μｍとなる。つづイテ、ＣｖＤ−８ｉｏ２膜９
０を６００ｎｍの厚さで被着する（Ｃ）、ホトレジスト
パターン５２で、ソース、ゲート、ドレイン領域に孔を
あけ、つづいてドライエツチングでＳｉＯ２膜を削り、
それぞれ、７０，６０．８０のコンタクト孔を加工する
（ｄ）。このあと、ＡｕＧｅ合金。
［４０を約６００ｎｍの厚さで被着する（ｂ）、ＣＦａ
系のエツチングガスを用いてこのＳｉＮ膜４ｏをドライ
エッチしてゲート金属３の側壁４を形成する。この側壁
は異方性ドライエッチのために残り、幅は〜各側とも０
．６ μｍとなる。つづイテ、ＣｖＤ−８ｉｏ２膜９
０を６００ｎｍの厚さで被着する（Ｃ）、ホトレジスト
パターン５２で、ソース、ゲート、ドレイン領域に孔を
あけ、つづいてドライエツチングでＳｉＯ２膜を削り、
それぞれ、７０，６０．８０のコンタクト孔を加工する
（ｄ）。このあと、ＡｕＧｅ合金。
Ｎｉ、Ａｕを連続的に蒸着して約５００ｎｍの厚さとし
、ホトレジストパターン５２のリフトオフによって孔の
あいた部分のみに、この金属を残す。
、ホトレジストパターン５２のリフトオフによって孔の
あいた部分のみに、この金属を残す。
これによってソース電極７．ゲート電極６．ドレイン電
極８が形成される（ｅ）。ＷＳｉのゲート金属３にゲー
ト電極６を重ねたことによってＷＳｉだけのゲート抵抗
に比べて約１／２０〜１／３０低くすることができた。
極８が形成される（ｅ）。ＷＳｉのゲート金属３にゲー
ト電極６を重ねたことによってＷＳｉだけのゲート抵抗
に比べて約１／２０〜１／３０低くすることができた。
第４図は、第３図で述べたＦＥＴの完成図を上面から示
したものである。ゲート金Ｒ３の外周に対してこの側壁
４の外周、およびゲート電極６の外周を示しである。絶
縁材の側壁４の効果で、ゲートな極６はＧａＡｓ表面と
直接、接することはない。
したものである。ゲート金Ｒ３の外周に対してこの側壁
４の外周、およびゲート電極６の外周を示しである。絶
縁材の側壁４の効果で、ゲートな極６はＧａＡｓ表面と
直接、接することはない。
本発明の他の実施例を以下に述べる。
第３図でＷＳｘのゲート金属を加工したのち。
シリカフィルム（ＳＯＧと呼ばれる）を回転塗布しゲー
ト金属の側面に側壁を作る。これは液体が固まるときに
凸部の側面に厚く残る性質を利用して形成できる。この
後の工程は先に述べた例と同様である。このような側壁
は、ポリイミド樹脂や、ポリラダーシリコン樹脂などの
材料でも同様に形成できることを耐雷しておく。
ト金属の側面に側壁を作る。これは液体が固まるときに
凸部の側面に厚く残る性質を利用して形成できる。この
後の工程は先に述べた例と同様である。このような側壁
は、ポリイミド樹脂や、ポリラダーシリコン樹脂などの
材料でも同様に形成できることを耐雷しておく。
本発明の別の実施例を以下に述べる。
第３図（ｄ）のホトレジストパターン５２にかわって、
ゲート電極部６０のみを別工程で加工。
ゲート電極部６０のみを別工程で加工。
形成した。これはソース・ドレイン電極７，８よりもさ
らに低抵抗なゲートｍ ｒｆＡ６構成を自由に選択する
目的のためである。ゲート電極として約７００ｎｍのＡ
Ｑを用いた。
らに低抵抗なゲートｍ ｒｆＡ６構成を自由に選択する
目的のためである。ゲート電極として約７００ｎｍのＡ
Ｑを用いた。
本発明によれば、ゲート長の短かい急峻な断面加工した
ゲート金属３が側壁４によって取囲まれると、■機械的
強度が増す、■急峻な段差が大幅に緩和されるので、配
線工程を経たときに歩留りが良くなる効果がある。さら
にゲート金属３上にリフトオフでゲート電極を重ねると
、第１図で明らかなように表面の凹凸がなくなり、これ
も配線工程にとって好ましいことである。
ゲート金属３が側壁４によって取囲まれると、■機械的
強度が増す、■急峻な段差が大幅に緩和されるので、配
線工程を経たときに歩留りが良くなる効果がある。さら
にゲート金属３上にリフトオフでゲート電極を重ねると
、第１図で明らかなように表面の凹凸がなくなり、これ
も配線工程にとって好ましいことである。
以上述べたように、本発明の構造では耐熱性のよいＷＳ
ｉ金属でショットキ接合を作るため、■ＦＥＴのソース
・ゲート間直列抵抗が小さくなる。
ｉ金属でショットキ接合を作るため、■ＦＥＴのソース
・ゲート間直列抵抗が小さくなる。
■リセスの様な、能ｇｊＪ層を削るプロセスを使わない
ので、ＦＥＴの性能が均一化する、■ゲート長がサブミ
クロンまで再現よく加工しやすい、などの特徴があり、
さらにｗＳ１スだけではゲート抵抗が高かったものをゲ
ート側壁と低抵抗材のりフトオフによってゲート金属抵
抗値を小さくできたので、ＦＥＴのノイズフィギア（Ｎ
Ｆ）も合せて改善することができる特徴がある。また工
程の複雑さも他の方法と比べ少ない特徴を有する。
ので、ＦＥＴの性能が均一化する、■ゲート長がサブミ
クロンまで再現よく加工しやすい、などの特徴があり、
さらにｗＳ１スだけではゲート抵抗が高かったものをゲ
ート側壁と低抵抗材のりフトオフによってゲート金属抵
抗値を小さくできたので、ＦＥＴのノイズフィギア（Ｎ
Ｆ）も合せて改善することができる特徴がある。また工
程の複雑さも他の方法と比べ少ない特徴を有する。
第１図は本発明のＦＥＴ構造断面図、第２図は本発明に
よるアラインメントずれでのＦＥＴ構造断面図、第３図
は本発明による製造手順を示す素子断面図、第４図は本
発明のＦＥＴの上面図である。
よるアラインメントずれでのＦＥＴ構造断面図、第３図
は本発明による製造手順を示す素子断面図、第４図は本
発明のＦＥＴの上面図である。
Claims (1)
- １、高抵抗ゲート金属を半導体との接触に用いた電界効
果トランジスタにおいて上記ゲート金属を形成後、これ
に絶縁材からなる側壁を設け、上記ゲート金属に接する
が、上記側壁からは、はずれて落ちない低抵抗のゲート
電極を設けてなることを特徴とする電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61102017A JPH0810703B2 (ja) | 1986-05-06 | 1986-05-06 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61102017A JPH0810703B2 (ja) | 1986-05-06 | 1986-05-06 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62260370A true JPS62260370A (ja) | 1987-11-12 |
| JPH0810703B2 JPH0810703B2 (ja) | 1996-01-31 |
Family
ID=14315984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61102017A Expired - Fee Related JPH0810703B2 (ja) | 1986-05-06 | 1986-05-06 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810703B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237192A (en) * | 1988-10-12 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | MESFET semiconductor device having a T-shaped gate electrode |
| KR100325699B1 (ko) * | 1999-06-25 | 2002-02-25 | 박종섭 | 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60115268A (ja) * | 1983-11-28 | 1985-06-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6112084A (ja) * | 1984-06-27 | 1986-01-20 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1986
- 1986-05-06 JP JP61102017A patent/JPH0810703B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60115268A (ja) * | 1983-11-28 | 1985-06-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6112084A (ja) * | 1984-06-27 | 1986-01-20 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237192A (en) * | 1988-10-12 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | MESFET semiconductor device having a T-shaped gate electrode |
| KR100325699B1 (ko) * | 1999-06-25 | 2002-02-25 | 박종섭 | 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0810703B2 (ja) | 1996-01-31 |
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