JPS6112084A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｔａｌ 発明の技術分野
本発明は半導体装置の製造方法に係り、特に■族−Ｖ族
化合物のメタルショットキー電界効果型トランジスタの
製造工程に関する。
化合物のメタルショットキー電界効果型トランジスタの
製造工程に関する。
伽） 技術の背景
近年、シリコン基板を使用した半導体集積回路に比較し
て、■族−Ｖ族化合物、特にガリウム砒素（ＧａＡｓ）
化合物を基板として用いた半導体装置は、゛高速で動作
をすると同時に消費電力が小であるとの理由でマイクロ
波素子や、高速メモリ素子として実用化されている。
て、■族−Ｖ族化合物、特にガリウム砒素（ＧａＡｓ）
化合物を基板として用いた半導体装置は、゛高速で動作
をすると同時に消費電力が小であるとの理由でマイクロ
波素子や、高速メモリ素子として実用化されている。
このガリウム砒素化合物の集積回路の基本素子であるメ
タ′ルショットキー電界効果型トランジスタ（ＭＥＳＦ
ＥＴ）は、ソース及びドレイン部の寄生抵抗を減少する
ことにより高Ｇｍが得られるため、このゲート抵抗の減
少させる方法が要望されている。
タ′ルショットキー電界効果型トランジスタ（ＭＥＳＦ
ＥＴ）は、ソース及びドレイン部の寄生抵抗を減少する
ことにより高Ｇｍが得られるため、このゲート抵抗の減
少させる方法が要望されている。
（Ｃ） 従来技術と問題点
第１図は従来の製造方法による、ゲート電極にタングス
テンシリサイドを用い、セルフアライメント方式で製造
したＭＥＳＦＥＴの断面図であるが、図において、１は
ＧａＡｓ基板、２はチャネル層、３はソース領域、４は
ドレイン領域、５はゲート電極で、６はパッシベーショ
ン膜、７はソース電極、８はドレイン電極である。
テンシリサイドを用い、セルフアライメント方式で製造
したＭＥＳＦＥＴの断面図であるが、図において、１は
ＧａＡｓ基板、２はチャネル層、３はソース領域、４は
ドレイン領域、５はゲート電極で、６はパッシベーショ
ン膜、７はソース電極、８はドレイン電極である。
従来のゲートの形成方法は、高融点金属であるタングス
テンシリサイドをマスクとして用いて、ソース領域やド
レイン領域をセルフアライメント方式でイオン注入によ
り形成しているが、タングステンシリサイドの比抵抗が
１０−４ΩＣＩｍ程度であって、一般に配線材料として
使用されるアルミニュームの１０−６ΩＣｌ１１に比較
して約２桁も大きいためゲ′−ト抵抗が大きくなり、そ
の結果従来のセルフアライメント方式でイオン注入によ
り形成した方法ではゲート電極の抵抗が高く動作スピー
ドや雑音指数が悪く、これの改善が要求されている。
テンシリサイドをマスクとして用いて、ソース領域やド
レイン領域をセルフアライメント方式でイオン注入によ
り形成しているが、タングステンシリサイドの比抵抗が
１０−４ΩＣＩｍ程度であって、一般に配線材料として
使用されるアルミニュームの１０−６ΩＣｌ１１に比較
して約２桁も大きいためゲ′−ト抵抗が大きくなり、そ
の結果従来のセルフアライメント方式でイオン注入によ
り形成した方法ではゲート電極の抵抗が高く動作スピー
ドや雑音指数が悪く、これの改善が要求されている。
（ｄｌ 発明の目的
本発明は、上記従来の欠点に鑑み、高速で動作し然も雑
音指数の低いメタルショットキー電界効果型トランジス
タは製造する方法を提供することを目的とする。
音指数の低いメタルショットキー電界効果型トランジス
タは製造する方法を提供することを目的とする。
（ｅ） 発明の構成
この目的は、本発明によれば、 ショットキーゲートの
上に単層或いは多層の金属膜又は絶縁膜を有する構造の
ゲート部を形成する工程と、該ゲート部へ上記単層或い
は多層の金属膜又は絶縁膜と異なる絶縁膜を使用して側
壁を形成する工程と、この後、ショットキーゲート上部
の絶縁膜を除去してオーミック電極となる金属を形成す
る工程と、この後、該金属の上にホトレジストを塗布し
てゲート部側壁上部のオーミック金属表面が露出するま
でエツチングする工程と、この後上記露出したオーミッ
ク金属をイオンミリングで除去していき、側壁を形成し
ている絶縁膜表面が露出するまでミリングを行う工程で
形成されることを特徴とする半導体装置の製造方法を提
供することによって達成できる。
上に単層或いは多層の金属膜又は絶縁膜を有する構造の
ゲート部を形成する工程と、該ゲート部へ上記単層或い
は多層の金属膜又は絶縁膜と異なる絶縁膜を使用して側
壁を形成する工程と、この後、ショットキーゲート上部
の絶縁膜を除去してオーミック電極となる金属を形成す
る工程と、この後、該金属の上にホトレジストを塗布し
てゲート部側壁上部のオーミック金属表面が露出するま
でエツチングする工程と、この後上記露出したオーミッ
ク金属をイオンミリングで除去していき、側壁を形成し
ている絶縁膜表面が露出するまでミリングを行う工程で
形成されることを特徴とする半導体装置の製造方法を提
供することによって達成できる。
（ｆｌ 発明の実施例
ＭＥＳＦＥＴのゲート抵抗を減少させる方法として、ゲ
ート電極でセルフアライメントをすることなく、ゲート
電極の形成をタングステンシリサイド上に積層された酸
化シリコン層と、窒化アルミニュームを順次マスクとし
て使用し、一方ゲート電極の側壁には酸化シリコン膜を
形成して、最後に窒化アルミニュームを除去してオーミ
ックコンタクトを形成してゲート電極の抵抗を減少させ
るものである。
ート電極でセルフアライメントをすることなく、ゲート
電極の形成をタングステンシリサイド上に積層された酸
化シリコン層と、窒化アルミニュームを順次マスクとし
て使用し、一方ゲート電極の側壁には酸化シリコン膜を
形成して、最後に窒化アルミニュームを除去してオーミ
ックコンタクトを形成してゲート電極の抵抗を減少させ
るものである。
以下図面を参照しつつ本発明の一実施例を説明する。
第２図は本発明の一実施例の製造方法を説明する図であ
る。
る。
第２図（ａＪで１１は半絶縁性ガリウム砒素の基板であ
り、１２はチャンネル層、１３は高融点ゲート材料とし
てタングステンとシリコンとの組成比が１＝０．６、厚
みが２０００人で形成したタングステンシリサイド（Ｗ
Ｓｉ）層、１４は４５００人の厚みで形成した窒化アル
ミニューム層、１５は１．４μｍの厚みで形成した二酸
化シリコン層である。
り、１２はチャンネル層、１３は高融点ゲート材料とし
てタングステンとシリコンとの組成比が１＝０．６、厚
みが２０００人で形成したタングステンシリサイド（Ｗ
Ｓｉ）層、１４は４５００人の厚みで形成した窒化アル
ミニューム層、１５は１．４μｍの厚みで形成した二酸
化シリコン層である。
その二酸化シリコン層１５の上にホトレジスト１６を被
着し、ゲート電極形成領域のみ残るように露光現像して
パターニングする。
着し、ゲート電極形成領域のみ残るように露光現像して
パターニングする。
この後、第２図（ｂｌの如く、ホトレジスト１６をマス
クにして、トリフロロメタン（ＣＨＦａ）ガスで二酸化
シリコン層１５をパターンエツチングし、ホトレジスト
１６を除去する。
クにして、トリフロロメタン（ＣＨＦａ）ガスで二酸化
シリコン層１５をパターンエツチングし、ホトレジスト
１６を除去する。
引続き第２図（Ｃ１のように二酸化シリコン層１５をマ
スクとしてアルゴ、ンイオンで窒化アルミニューム層１
４をイオンミリングでパターンエツチングをする。
スクとしてアルゴ、ンイオンで窒化アルミニューム層１
４をイオンミリングでパターンエツチングをする。
更に、第２図（ｄ）のように窒化アルミニューム層１４
をマスクにしてタングステンシリサイド層１３のパター
ンエラチンクラ行つ。
をマスクにしてタングステンシリサイド層１３のパター
ンエラチンクラ行つ。
この際にタングステンシリサイドのショットキゲート上
に膜厚が約４０００人の窒化アルミニュームが残る。
に膜厚が約４０００人の窒化アルミニュームが残る。
次にホトレジストを除去した後、新たにホトレジスト１
７を塗布してパターニングし、第２図（ｅ）の如くホト
レジストパターン１７をマスクとして、選択的にシリコ
ンイオンを１７５ＫｅＶで１．７Ｘ１０１３ｃｍ−２注
入する。
７を塗布してパターニングし、第２図（ｅ）の如くホト
レジストパターン１７をマスクとして、選択的にシリコ
ンイオンを１７５ＫｅＶで１．７Ｘ１０１３ｃｍ−２注
入する。
第２図（ｆ）はホトレジストを除去してから、酸化工程
で１０００人の厚みの二酸化シリコンの保ｗｌＩ！ｌＩ
Ｉ２３を形成して、７５０℃１５分の熱処理を行ってシ
リコンを電気的に活性化させるようにしたもので、これ
によって安定なソース領域２０とドレイン領域２１とチ
ャンネル２２が形成される。
で１０００人の厚みの二酸化シリコンの保ｗｌＩ！ｌＩ
Ｉ２３を形成して、７５０℃１５分の熱処理を行ってシ
リコンを電気的に活性化させるようにしたもので、これ
によって安定なソース領域２０とドレイン領域２１とチ
ャンネル２２が形成される。
第２図（蜀は熱処理用に使用した保護膜２３を除去して
新たに６０００人の厚みの二酸化シリコン層２４を形成
して、ソースとドレインへのオーミック電極を形成する
ためのパターニングを行ったものであり、第２図（ｈｌ
は側壁形成用の５０００人の厚みの二酸化シリコン膜２
５を形成し、第２図（１１のように二酸化シリコンＩＩ
！２５をトリフロロメタンガスによりエツチングして側
壁２６を形成したものである。
新たに６０００人の厚みの二酸化シリコン層２４を形成
して、ソースとドレインへのオーミック電極を形成する
ためのパターニングを行ったものであり、第２図（ｈｌ
は側壁形成用の５０００人の厚みの二酸化シリコン膜２
５を形成し、第２図（１１のように二酸化シリコンＩＩ
！２５をトリフロロメタンガスによりエツチングして側
壁２６を形成したものである。
次いで第２図（」〕のようにタングステンシリサイド上
の窒化アルミニューム膜を熱燐酸で除去し、オーミック
電極を形成するが、この材料として金とゲエルマニュー
ムの合金を蒸着し、更にその上に金を蒸着して被着して
オーミック電極膜２７を形成し、その上にホトレジスト
２８を塗布する。。
の窒化アルミニューム膜を熱燐酸で除去し、オーミック
電極を形成するが、この材料として金とゲエルマニュー
ムの合金を蒸着し、更にその上に金を蒸着して被着して
オーミック電極膜２７を形成し、その上にホトレジスト
２８を塗布する。。
次に第２図（ト））に示゛すように、トリフロロメタン
ガスを用いてゲート部の側壁上部の伝導膜２７の表面が
露出するまでホトレジスト膜２９をエツチングして次に
第２図（１）に示すようなアルゴンイオンミリングによ
り、ゲート部側壁の表面が露出する迄オーミック電極膜
２７のミリングを行ない、最後に第２図（−に示すよう
に、ホトレジストを除去して４５０℃の熱処理でオーミ
ック電極膜２７のアロイ化を行って製造工程が完了する
。
ガスを用いてゲート部の側壁上部の伝導膜２７の表面が
露出するまでホトレジスト膜２９をエツチングして次に
第２図（１）に示すようなアルゴンイオンミリングによ
り、ゲート部側壁の表面が露出する迄オーミック電極膜
２７のミリングを行ない、最後に第２図（−に示すよう
に、ホトレジストを除去して４５０℃の熱処理でオーミ
ック電極膜２７のアロイ化を行って製造工程が完了する
。
このようにして製造されたＭＥＳＦＥＴは、従来方法に
比較してゲート抵抗は１／１０になり、又ソースとドレ
イン部のオーミックコンタクトはゲート部の側壁により
セルファラインによって形成されるのでマスク合わせが
不要になり、更にオーミックコンタクトの間隔は側壁の
厚さに等しいので、極めて短くでき、ソースとドレイン
間の抵抗も小にできるという利点がある。
比較してゲート抵抗は１／１０になり、又ソースとドレ
イン部のオーミックコンタクトはゲート部の側壁により
セルファラインによって形成されるのでマスク合わせが
不要になり、更にオーミックコンタクトの間隔は側壁の
厚さに等しいので、極めて短くでき、ソースとドレイン
間の抵抗も小にできるという利点がある。
本発明による製造工程で製作されたものでは、ソースと
ドレイン間の抵抗が従来方法に比較して約１７２になり
、相互コンダクタンスＧＩ１１が増大している。
ドレイン間の抵抗が従来方法に比較して約１７２になり
、相互コンダクタンスＧＩ１１が増大している。
その他、本発明で製造したＦＥＴを使用してマイクロ波
用フィードバック増幅器の動作領域と雑音指数は、従来
方法で製造してＦＥＴに比較すると動作帯域が３．８Ｇ
Ｈｚから５．５ＧＨｚに拡大し且つ雑音指数が１２ｄＢ
から６ｄＢに減少した。
用フィードバック増幅器の動作領域と雑音指数は、従来
方法で製造してＦＥＴに比較すると動作帯域が３．８Ｇ
Ｈｚから５．５ＧＨｚに拡大し且つ雑音指数が１２ｄＢ
から６ｄＢに減少した。
以上説明したような本発明の特徴であるショットキゲー
ト上の絶縁膜とゲート側壁の絶縁膜との形成は窒化アル
ミニュームと二酸化シリコンの組合せのみではなく、両
者において選択エツチングが可能であれば、どのような
材料の組合せでも採用することができる。
ト上の絶縁膜とゲート側壁の絶縁膜との形成は窒化アル
ミニュームと二酸化シリコンの組合せのみではなく、両
者において選択エツチングが可能であれば、どのような
材料の組合せでも採用することができる。
（ａ 発明の効果
以上詳細に説明したように、本発明の化合物半導体の電
界効果トランジスタは高速で動作し且つ低雑音特性のた
め多くの分野で採用に供し得るという効果大なるものが
ある。
界効果トランジスタは高速で動作し且つ低雑音特性のた
め多くの分野で採用に供し得るという効果大なるものが
ある。
第１図は、従来の構造の断面図、第２図は本発明による
製造方法の説明図である。 図において、１１は半絶縁性ガリウム砒素の基板、１２
はチャンネル層、１３は高融点ゲート材料、１４は窒化
アルミニューム、１５は酸化シリコン、１６Ｇよホトレ
ジスト膜、１７はホトレジスト、１８はソース領域、１
９はドレイン領域′、２０はソース、２１はドレイン、
２２はチャンネル、２３は保護膜、２４は酸化シリコン
の層、２５は酸化シリコン膜、２６は側壁、２７ばオー
ミック電極膜、２８はホトレジストである。 第２図（Ｑ） 第２図（ｅ） 第 ２図＜ｆ） 第２図中 − 第２図（ｍ＞
製造方法の説明図である。 図において、１１は半絶縁性ガリウム砒素の基板、１２
はチャンネル層、１３は高融点ゲート材料、１４は窒化
アルミニューム、１５は酸化シリコン、１６Ｇよホトレ
ジスト膜、１７はホトレジスト、１８はソース領域、１
９はドレイン領域′、２０はソース、２１はドレイン、
２２はチャンネル、２３は保護膜、２４は酸化シリコン
の層、２５は酸化シリコン膜、２６は側壁、２７ばオー
ミック電極膜、２８はホトレジストである。 第２図（Ｑ） 第２図（ｅ） 第 ２図＜ｆ） 第２図中 − 第２図（ｍ＞
Claims (1)
- ショットキーゲートの上に単層或いは多層の金属膜又
は絶縁膜を有する構造のゲート部を形成する工程と、該
ゲート部へ上記単層或いは多層の金属膜又は絶縁膜と異
なる絶縁膜を使用して側壁を形成する工程と、この後、
ショットキーゲート上部の絶縁膜を除去してオーミック
電極となる金属を形成する工程と、この後、該金属の上
にホトレジストを塗布してゲート部側壁上部のオーミッ
ク金属表面が露出するまでエッチングする工程と、この
後上記露出したオーミック金属をイオンミリングで除去
していき、側壁を形成している絶縁膜表面が露出するま
でミリングを行う工程で形成されることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13373984A JPS6112084A (ja) | 1984-06-27 | 1984-06-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13373984A JPS6112084A (ja) | 1984-06-27 | 1984-06-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6112084A true JPS6112084A (ja) | 1986-01-20 |
Family
ID=15111783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13373984A Pending JPS6112084A (ja) | 1984-06-27 | 1984-06-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6112084A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62260370A (ja) * | 1986-05-06 | 1987-11-12 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
-
1984
- 1984-06-27 JP JP13373984A patent/JPS6112084A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62260370A (ja) * | 1986-05-06 | 1987-11-12 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
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