JPH0817184B2 - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH0817184B2 JPH0817184B2 JP1290643A JP29064389A JPH0817184B2 JP H0817184 B2 JPH0817184 B2 JP H0817184B2 JP 1290643 A JP1290643 A JP 1290643A JP 29064389 A JP29064389 A JP 29064389A JP H0817184 B2 JPH0817184 B2 JP H0817184B2
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- Y10S148/00—Metal treatment
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、化合物半導体装置の製造方法に関し、特
に化合物半導体装置の高融点金属あるいは高融点金属シ
リサイドからなる電極に対して非対称にイオン注入を行
う方法に関するものである。
に化合物半導体装置の高融点金属あるいは高融点金属シ
リサイドからなる電極に対して非対称にイオン注入を行
う方法に関するものである。
第５図は、従来から行われてきた高融点金属又は高融
点金属シリサイド電極に対して非対称にイオン注入を行
う方法を示す断面図である。図において、１は化合物半
導体基板２上に形成された高融点金属または高融点金属
シリサイド電極、５は上記電極の片側のみを被覆するレ
ジスト、４は上記レジスト５と上記電極１をマスクとし
てイオン注入された領域を示す。
点金属シリサイド電極に対して非対称にイオン注入を行
う方法を示す断面図である。図において、１は化合物半
導体基板２上に形成された高融点金属または高融点金属
シリサイド電極、５は上記電極の片側のみを被覆するレ
ジスト、４は上記レジスト５と上記電極１をマスクとし
てイオン注入された領域を示す。
次に製造方法について説明する。
まず、第５図（ａ）に示すように、化合物半導体基板
２上に全面にわたって形成された高融点金属または高融
点金属シリサイドをエッチングにより所望の電極形状１
に加工する。
２上に全面にわたって形成された高融点金属または高融
点金属シリサイドをエッチングにより所望の電極形状１
に加工する。
次に、第５図（ｂ）に示すように、上記電極１の頭頂
部から、その片側を完全に被覆するレジスト５を写真製
版により形成した後、このレジスト５と上記電極１をマ
スクとしてイオン注入を行う。
部から、その片側を完全に被覆するレジスト５を写真製
版により形成した後、このレジスト５と上記電極１をマ
スクとしてイオン注入を行う。
次に第５図（ｃ）に示すようにレジスト５除去後、注
入された不純物イオンを活性化させるためのアニールを
行う。
入された不純物イオンを活性化させるためのアニールを
行う。
以上のプロセスにより高融点金属または高融点金属シ
リサイド電極の片側にのみ非対称に活性領域をもつ半導
体装置が形成されたことになる。
リサイド電極の片側にのみ非対称に活性領域をもつ半導
体装置が形成されたことになる。
従来のプロセスでは、高融点金属または高融点金属シ
リサイド電極１に対し非対称にイオン注入を行うための
マスクを写真製版によるレジスト５で形成している。こ
のため、上記電極１の頭頂部に合わせてレジストをパタ
ーニングすることが必要であり、写真製版の合わせ精度
以下の微細な電極に対しては、安定に形成することが困
難である。例えば、写真製版の合わせ精度が±0.2μｍ
の場合、レジスト５の端が電極１の中心となるようにマ
スク合わせをする為には電極の幅は最低でも0.4μｍ
（理論値）は必要であり、実際のところでは0.6μｍ以
下の微細な電極を形成することはできなかった。
リサイド電極１に対し非対称にイオン注入を行うための
マスクを写真製版によるレジスト５で形成している。こ
のため、上記電極１の頭頂部に合わせてレジストをパタ
ーニングすることが必要であり、写真製版の合わせ精度
以下の微細な電極に対しては、安定に形成することが困
難である。例えば、写真製版の合わせ精度が±0.2μｍ
の場合、レジスト５の端が電極１の中心となるようにマ
スク合わせをする為には電極の幅は最低でも0.4μｍ
（理論値）は必要であり、実際のところでは0.6μｍ以
下の微細な電極を形成することはできなかった。
この発明は上記のような問題点を解消するためになさ
れたもので、写真製版の合わせ精度以下の微細な電極に
対しても非対称なイオン注入を行うためのマスクを安定
に形成することができる化合物半導体装置の製造方法を
提供することを目的とする。さらにはこのような製造方
法を用いてゲート電極に対して非対称な不純物濃度分布
を持ち、優れた性能を有する化合物半導体装置の製造方
法を提供することを目的とする。
れたもので、写真製版の合わせ精度以下の微細な電極に
対しても非対称なイオン注入を行うためのマスクを安定
に形成することができる化合物半導体装置の製造方法を
提供することを目的とする。さらにはこのような製造方
法を用いてゲート電極に対して非対称な不純物濃度分布
を持ち、優れた性能を有する化合物半導体装置の製造方
法を提供することを目的とする。
この発明に係る化合物半導体装置の製造方法は、高融
点金属または高融点金属シリサイド電極を絶縁膜で覆
い、これをエッチバックして上記電極の頭頂部を露出さ
せたのち、電極の頭頂部とその片側の絶縁膜を写真製版
の合わせ精度以上の十分な余裕を持って被覆するレジス
トを形成した後、等方的なエッチングで上記電極片側の
絶縁膜をレジストと電極自身とをマスクとして除去した
後、電極片側に残った絶縁膜と電極とをマスクとしてイ
オン注入を行うようにしたものである。
点金属または高融点金属シリサイド電極を絶縁膜で覆
い、これをエッチバックして上記電極の頭頂部を露出さ
せたのち、電極の頭頂部とその片側の絶縁膜を写真製版
の合わせ精度以上の十分な余裕を持って被覆するレジス
トを形成した後、等方的なエッチングで上記電極片側の
絶縁膜をレジストと電極自身とをマスクとして除去した
後、電極片側に残った絶縁膜と電極とをマスクとしてイ
オン注入を行うようにしたものである。
また、この発明に係る化合物半導体装置の製造方法
は、化合物半導体基板表面に活性層上に高融点金属また
は高融点金属シリサイドからなる電極を形成した後、該
電極をマスクとしてイオン注入し、電極を第１の絶縁膜
で被覆し、該絶縁膜をエッチバックして上記電極の頭頂
部を露出させたのち、該電極頭頂部とその片側の第１の
絶縁膜を覆うレジストマスクとして等方性エッチングを
行い、電極の他方側の第１の絶縁膜を完全に除去して電
極とその片側に残った第１の絶縁膜をマスクとしてイオ
ン注入を行い、電極の両側壁に第２の絶縁膜によるサイ
ドウォールを形成し、電極，及びサイドウォールをマス
クとしてイオン注入を行うことにより、電極に対して非
対称な不純物濃度分布をもつ化合物半導体装置を製造す
ることを特徴とするものである。
は、化合物半導体基板表面に活性層上に高融点金属また
は高融点金属シリサイドからなる電極を形成した後、該
電極をマスクとしてイオン注入し、電極を第１の絶縁膜
で被覆し、該絶縁膜をエッチバックして上記電極の頭頂
部を露出させたのち、該電極頭頂部とその片側の第１の
絶縁膜を覆うレジストマスクとして等方性エッチングを
行い、電極の他方側の第１の絶縁膜を完全に除去して電
極とその片側に残った第１の絶縁膜をマスクとしてイオ
ン注入を行い、電極の両側壁に第２の絶縁膜によるサイ
ドウォールを形成し、電極，及びサイドウォールをマス
クとしてイオン注入を行うことにより、電極に対して非
対称な不純物濃度分布をもつ化合物半導体装置を製造す
ることを特徴とするものである。
この発明における化合物半導体装置の製造方法によれ
ば、写真製版の合わせ余裕は高融点金属または高融点金
属シリサイド電極の頭頂部を安定に被覆できるだけの十
分な余裕をもたせることが可能であり、それは高融点金
属または高融点金属シリサイド電極の寸法とは、独立に
定めることができる。また、電極片側の絶縁膜除去は等
方性エッチングにより電極自身をマスクとして行える。
ば、写真製版の合わせ余裕は高融点金属または高融点金
属シリサイド電極の頭頂部を安定に被覆できるだけの十
分な余裕をもたせることが可能であり、それは高融点金
属または高融点金属シリサイド電極の寸法とは、独立に
定めることができる。また、電極片側の絶縁膜除去は等
方性エッチングにより電極自身をマスクとして行える。
また、さらに、このように形成した電極に対して非対
称なイオン注入を行うためのマスクを用いて、ゲート電
極に対して非対称な不純物濃度分布を持つ化合物半導体
装置を製造する方法では、ドレイン側とソース側の不純
物濃度を独立に設定できる。
称なイオン注入を行うためのマスクを用いて、ゲート電
極に対して非対称な不純物濃度分布を持つ化合物半導体
装置を製造する方法では、ドレイン側とソース側の不純
物濃度を独立に設定できる。
以下、この発明の一実施例を図について説明する。
第１図（ａ）〜（ｆ）は本発明の一実施例による化合
物半導体装置の製造方法を示す各主要工程の断面図であ
り、図において、１は化合物半導体基板上２に形成した
高融点金属または高融点金属シリサイドからなる電極、
3a,3b,3cは絶縁膜、４は基板１内に形成したイオン注入
層、５はレジストである。
物半導体装置の製造方法を示す各主要工程の断面図であ
り、図において、１は化合物半導体基板上２に形成した
高融点金属または高融点金属シリサイドからなる電極、
3a,3b,3cは絶縁膜、４は基板１内に形成したイオン注入
層、５はレジストである。
次に製造方法をその製造フローに従った断面図により
説明する。
説明する。
まず、GaAs等からなる化合物半導体基板２上に例えば
タングステン（Ｗ），モリブデン（Mo）等の高融点金属
またはタングステンシリサイド（WSi），モリブデンシ
リサイド（MoSi）等の高融点金属シリサイドをおよそ30
00Å堆積し、エッチングにより所望のゲート長を有する
ゲート電極に加工する。その後、電極１を完全に被覆し
かつ平坦な絶縁膜3aをバイアス電子サイクロトロン共鳴
CVD法（以下、バイアスECR−CVD法と略す）で形成する
（第１図（ａ））。
タングステン（Ｗ），モリブデン（Mo）等の高融点金属
またはタングステンシリサイド（WSi），モリブデンシ
リサイド（MoSi）等の高融点金属シリサイドをおよそ30
00Å堆積し、エッチングにより所望のゲート長を有する
ゲート電極に加工する。その後、電極１を完全に被覆し
かつ平坦な絶縁膜3aをバイアス電子サイクロトロン共鳴
CVD法（以下、バイアスECR−CVD法と略す）で形成する
（第１図（ａ））。
次に第１図（ｂ）に示すようにリアクティブイオンエ
ッチングあるいはスパッタエッチング等により絶縁膜を
エッチバックし、高融点金属あるいは高融点金属シリサ
イド電極１の頭頂部を露出させ、電極１の頭頂部以外が
完全に絶縁膜3b、3cで被覆された構造を得る。
ッチングあるいはスパッタエッチング等により絶縁膜を
エッチバックし、高融点金属あるいは高融点金属シリサ
イド電極１の頭頂部を露出させ、電極１の頭頂部以外が
完全に絶縁膜3b、3cで被覆された構造を得る。
そして、第１図（ｃ）に示すように、上記電極１の片
側の絶縁膜3bとそれから露出している電極１の頭頂部を
完全に被覆し、電極１のもう一方の側の絶縁膜3c上で開
口したレジストパターン５を形成する。
側の絶縁膜3bとそれから露出している電極１の頭頂部を
完全に被覆し、電極１のもう一方の側の絶縁膜3c上で開
口したレジストパターン５を形成する。
次に、第１図（ｄ）に示すように前工程で形成したレ
ジストパターン５と電極１自身をマスクとして、フッ酸
によるウェットエッチング等の等方性エッチングにより
電極１の片側の絶縁膜3cを完全に除去する。
ジストパターン５と電極１自身をマスクとして、フッ酸
によるウェットエッチング等の等方性エッチングにより
電極１の片側の絶縁膜3cを完全に除去する。
そして、第１図（ｅ）に示すようにレジスト５を除去
した後、電極１自身と片側に残った絶縁膜3bをマスクと
して、イオン注入を行う。
した後、電極１自身と片側に残った絶縁膜3bをマスクと
して、イオン注入を行う。
そして、最後に第１図（ｆ）に示すうように、絶縁膜
3bの除去後、アニールを行い注入不純物の活性化を行
う。
3bの除去後、アニールを行い注入不純物の活性化を行
う。
このように本実施例では写真製版により形成したレジ
ストパターン５はイオン注入のマスクとなるのではな
く、そのレジストは単に絶縁膜除去のためのマスクであ
る。従って、高融点金属あるいは高融点金属シリサイド
電極１のパターンが微細化し、写真製版の合わせ精度以
下となってもパターン転写の精度上の問題はない。
ストパターン５はイオン注入のマスクとなるのではな
く、そのレジストは単に絶縁膜除去のためのマスクであ
る。従って、高融点金属あるいは高融点金属シリサイド
電極１のパターンが微細化し、写真製版の合わせ精度以
下となってもパターン転写の精度上の問題はない。
しかも、絶縁膜の等方性エッチング時のサイドエッチ
ングは電極自体に到達した時点でそれがマスクとなって
停止するため、オーバーエッチング量を適切に設定すれ
ば、電極に対して自己整合的に絶縁膜を除去することが
可能である。
ングは電極自体に到達した時点でそれがマスクとなって
停止するため、オーバーエッチング量を適切に設定すれ
ば、電極に対して自己整合的に絶縁膜を除去することが
可能である。
以上述べたような理由で、本実施例によれば写真製版
の合わせ精度以下の微細な電極に対しても非対称なイオ
ン注入を行うためのマスクを安定に形成することが可能
である。
の合わせ精度以下の微細な電極に対しても非対称なイオ
ン注入を行うためのマスクを安定に形成することが可能
である。
なお、上記実施例では化合物半導体基板としてGaAsを
用いた例について示したが、これは他の化合物半導体で
もよいことは勿論である。
用いた例について示したが、これは他の化合物半導体で
もよいことは勿論である。
また、第２図は本発明をいわゆるLDD構造MESFETの形
成工程に適用した場合をその製造フローに従った断面図
によって示したものであり、図において、第１図と同一
符号は同一部分を示しており、６は基板１内に形成され
た活性層（ｎ層）、7a,7bは不純物濃度n1を有するイオ
ン注入層（n1層）、８は不純物濃度n2を有するイオン注
入層（n2層）、９はサイドウオール用の絶縁膜、10は電
極１の両側壁に形成されたサイドウオール、11はドレイ
ン電極、12はソース電極、13はドレイン領域、14はソー
ス領域である。
成工程に適用した場合をその製造フローに従った断面図
によって示したものであり、図において、第１図と同一
符号は同一部分を示しており、６は基板１内に形成され
た活性層（ｎ層）、7a,7bは不純物濃度n1を有するイオ
ン注入層（n1層）、８は不純物濃度n2を有するイオン注
入層（n2層）、９はサイドウオール用の絶縁膜、10は電
極１の両側壁に形成されたサイドウオール、11はドレイ
ン電極、12はソース電極、13はドレイン領域、14はソー
ス領域である。
次に製造方法の一例について説明する。
まず、GaAs等からなる化合物半導体基板２内に例えば
Siイオンをエネルギー50kev,濃度２×1012cm-2で注入し
て活性層（ｎ層）６を形成し、アニールを行った後、基
板全面に例えばタングステン（Ｗ），モリブデン（Mo）
等の高融点金属またはタングステンシリサイド（WS
i），モリブデンシリサイド（MoSi）等の高融点金属シ
リサイドをおよそ3000Å堆積し、エッチングにより所望
の形状に加工してゲート電極１を形成する（第２図
（ａ））。
Siイオンをエネルギー50kev,濃度２×1012cm-2で注入し
て活性層（ｎ層）６を形成し、アニールを行った後、基
板全面に例えばタングステン（Ｗ），モリブデン（Mo）
等の高融点金属またはタングステンシリサイド（WS
i），モリブデンシリサイド（MoSi）等の高融点金属シ
リサイドをおよそ3000Å堆積し、エッチングにより所望
の形状に加工してゲート電極１を形成する（第２図
（ａ））。
次に、ゲート電極１をマスクとして基板全面にSiイオ
ンをエネルギー10kev,濃度１×1012cm-2で注入して電極
１の両側にn1層7a,7bを形成する。
ンをエネルギー10kev,濃度１×1012cm-2で注入して電極
１の両側にn1層7a,7bを形成する。
次に、第２図（ｃ）に示すようにバイアスECR−CVDに
より、電極１を完全に被覆しかつ表面が平坦な絶縁膜を
堆積し、リアクティブイオンエッチングあるいはスパッ
タエッチング等により該絶縁膜をエッチバックし、電極
１の頭頂部を絶縁膜より露出させ、電極１の頭頂部以外
が完全に絶縁膜3b、3cで被覆された構造を形成する。
より、電極１を完全に被覆しかつ表面が平坦な絶縁膜を
堆積し、リアクティブイオンエッチングあるいはスパッ
タエッチング等により該絶縁膜をエッチバックし、電極
１の頭頂部を絶縁膜より露出させ、電極１の頭頂部以外
が完全に絶縁膜3b、3cで被覆された構造を形成する。
その後、第２図（ｄ）に示すように、電極１の片側の
絶縁膜3bと電極１の頭頂部を完全に被覆し、電極１のも
う一方の側の絶縁膜3c上で開口した厚さ１μｍのレジス
トパターン５を形成し、フッ酸によるウエットエッチン
グ等の等方性エッチングにより電極１の片側の絶縁膜3c
を除去する。
絶縁膜3bと電極１の頭頂部を完全に被覆し、電極１のも
う一方の側の絶縁膜3c上で開口した厚さ１μｍのレジス
トパターン５を形成し、フッ酸によるウエットエッチン
グ等の等方性エッチングにより電極１の片側の絶縁膜3c
を除去する。
そして第２図（ｅ）に示すようにレジスト５を除去
し、電極１とその片側に残った絶縁膜3bをマスクとして
n2層８形成のためのイオン注入を行う。ここで、このイ
オン注入は、n2層の不純物濃度がn1層の不純物濃度より
も大きくなるように形成する。例えば、エネルギー10ke
v,濃度１×1012cm-2でSiイオンを注入し、n1層7aの不純
物濃度が１×1012cm-2であるのに対し、n2層８の不純物
濃度を２×1012cm-2に形成する。
し、電極１とその片側に残った絶縁膜3bをマスクとして
n2層８形成のためのイオン注入を行う。ここで、このイ
オン注入は、n2層の不純物濃度がn1層の不純物濃度より
も大きくなるように形成する。例えば、エネルギー10ke
v,濃度１×1012cm-2でSiイオンを注入し、n1層7aの不純
物濃度が１×1012cm-2であるのに対し、n2層８の不純物
濃度を２×1012cm-2に形成する。
次に、第２図（ｆ）に示すように電極１の片方に残っ
ていた絶縁膜3bを除去した後、基板全面にSiOからなる
絶縁膜９を3000Å以上堆積する。
ていた絶縁膜3bを除去した後、基板全面にSiOからなる
絶縁膜９を3000Å以上堆積する。
次に、第２図（ｇ）に示すようにRIEエッチングによ
り絶縁膜９をエッチングし、電極１の両側壁にサイドウ
ォール10を形成し、電極１とサイドウォール10をマスク
としてn+層13,14を形成するためのイオン注入を行う。
ここで、このイオン注入に際しては、n+層の不純物濃度
がn2層８の不純物濃度よりもかなり大きくなる条件を選
ぶ。即ち、各イオン注入層の濃度の関係が（n+層の不純
物濃度）＞＞２（n2層の不純物濃度）＞（n1層の不純物
濃度）＞（ｎ層の不純物濃度）となるようにする。例え
ば、注入条件としては、Siイオンをエネルギー60kev,濃
度〜1013cm-2で注入する例が挙げられる。
り絶縁膜９をエッチングし、電極１の両側壁にサイドウ
ォール10を形成し、電極１とサイドウォール10をマスク
としてn+層13,14を形成するためのイオン注入を行う。
ここで、このイオン注入に際しては、n+層の不純物濃度
がn2層８の不純物濃度よりもかなり大きくなる条件を選
ぶ。即ち、各イオン注入層の濃度の関係が（n+層の不純
物濃度）＞＞２（n2層の不純物濃度）＞（n1層の不純物
濃度）＞（ｎ層の不純物濃度）となるようにする。例え
ば、注入条件としては、Siイオンをエネルギー60kev,濃
度〜1013cm-2で注入する例が挙げられる。
そして第２図（ｈ）に示すように、サイドウオール10
を除去した後、アニールを行い、n1層7a形成側のn+層13
上に例えばAuGe/Ni/Auからなるドレイン電極11を形成す
るとともに、n2層８形成側のn+層14上にAuGe/Ni/Auから
なるソース電極12を形成し、MESFETを完成する（図２図
（ｈ））。
を除去した後、アニールを行い、n1層7a形成側のn+層13
上に例えばAuGe/Ni/Auからなるドレイン電極11を形成す
るとともに、n2層８形成側のn+層14上にAuGe/Ni/Auから
なるソース電極12を形成し、MESFETを完成する（図２図
（ｈ））。
以上により非対称な不純物濃度分布を持つLDD構造FET
が形成できる。
が形成できる。
このような本実施例においても上記実施例と同様に、
写真製版により形成したレジストパターン５は単に絶縁
膜3b除去のためのマスクであるため、写真製版の合わせ
余裕は電極１のパターン寸法に拘束されることがなく、
電極１の頭頂部を安定に被覆できるだけの充分な余裕を
持つことができ、電極１のパターンが写真製版の合わせ
精度以下に微細化してもパターン転写の精度上の問題は
ない。また、このように設けたレジスト５と電極１自身
をマスクとして電極１片側の絶縁膜3cをエッチング除去
し、さらにレジスト５も除去しすることにより、非対称
なイオン注入を行うマスクを安定に形成することができ
る。
写真製版により形成したレジストパターン５は単に絶縁
膜3b除去のためのマスクであるため、写真製版の合わせ
余裕は電極１のパターン寸法に拘束されることがなく、
電極１の頭頂部を安定に被覆できるだけの充分な余裕を
持つことができ、電極１のパターンが写真製版の合わせ
精度以下に微細化してもパターン転写の精度上の問題は
ない。また、このように設けたレジスト５と電極１自身
をマスクとして電極１片側の絶縁膜3cをエッチング除去
し、さらにレジスト５も除去しすることにより、非対称
なイオン注入を行うマスクを安定に形成することができ
る。
また、さらに上記のような構造を持つMESFETではドレ
イン側とソース側の不純物濃度を独立に設定できるた
め、次のことを同時に行うことができる利点がある。
イン側とソース側の不純物濃度を独立に設定できるた
め、次のことを同時に行うことができる利点がある。
ゲート・ドレイン間耐圧（BVGD）の向上 ソース抵抗の低減（FETの相互コンダクタンスgm,あ
るいはｋ値の向上） 以下、これについて詳細に説明する。参考のために、
一般的なLDD構造FETを第４図に示す。本構造は、活性層
15に対して対称な位置にあるｎ′層16及びn+層17がそれ
ぞれ等しい不純物濃度を有する対称型のLDD構造FETであ
る。即ち、これは第２図（ｈ）の半導体装置において、
n1層7aの不純物濃度とn2層８の不純物濃度とが等しく形
成され、その濃度がｎ′に形成されているものである。
このように、電極１に対して対称に形成されたLDD構造F
ETに対してｎ′層の濃度を変化させた場合のゲート・ド
レイン間耐圧BVGD,K値の変化を示すグラフを第３図に示
す。図に示すように、ｎ′濃度を増加させるとＫ値は増
加していくが、BVGDは低下することがわかる。従来の第
４図に示す対称型の構造のものではｎ′層の濃度はソー
ス側とドレイン側で同一の値にしか設定できないため、
Ｋ値とBVGDのトレードオフによりその濃度を設定するし
かなかった。
るいはｋ値の向上） 以下、これについて詳細に説明する。参考のために、
一般的なLDD構造FETを第４図に示す。本構造は、活性層
15に対して対称な位置にあるｎ′層16及びn+層17がそれ
ぞれ等しい不純物濃度を有する対称型のLDD構造FETであ
る。即ち、これは第２図（ｈ）の半導体装置において、
n1層7aの不純物濃度とn2層８の不純物濃度とが等しく形
成され、その濃度がｎ′に形成されているものである。
このように、電極１に対して対称に形成されたLDD構造F
ETに対してｎ′層の濃度を変化させた場合のゲート・ド
レイン間耐圧BVGD,K値の変化を示すグラフを第３図に示
す。図に示すように、ｎ′濃度を増加させるとＫ値は増
加していくが、BVGDは低下することがわかる。従来の第
４図に示す対称型の構造のものではｎ′層の濃度はソー
ス側とドレイン側で同一の値にしか設定できないため、
Ｋ値とBVGDのトレードオフによりその濃度を設定するし
かなかった。
これに対し、本実施例ではソース側とドレイン側で
ｎ′層の濃度をそれぞれn2,n1と独立に設定できるた
め、Ｋ値の値を十分高くするようにソース側の不純物濃
度n2を高くし、ゲート・ドレイン間耐圧が十分高くなる
ようにドレイン側の不純物濃度n1を低くすることが可能
となる。
ｎ′層の濃度をそれぞれn2,n1と独立に設定できるた
め、Ｋ値の値を十分高くするようにソース側の不純物濃
度n2を高くし、ゲート・ドレイン間耐圧が十分高くなる
ようにドレイン側の不純物濃度n1を低くすることが可能
となる。
例えば、本実施例に一例として示した形成条件では、
n1層7aの不純物濃度を１×1012cm-2,n2層８の不純物濃
度を２×1012cm-2となるようにしたので、第３図から、
ゲート・ドレイン耐圧BVGDを10Vに設定できるととも
に、Ｋ値を約5mA/V2に設定することができ、ゲート・ド
レイン間耐圧を向上できるとともに、ソース抵抗の低減
（Ｋ値の向上）を図ることができる。
n1層7aの不純物濃度を１×1012cm-2,n2層８の不純物濃
度を２×1012cm-2となるようにしたので、第３図から、
ゲート・ドレイン耐圧BVGDを10Vに設定できるととも
に、Ｋ値を約5mA/V2に設定することができ、ゲート・ド
レイン間耐圧を向上できるとともに、ソース抵抗の低減
（Ｋ値の向上）を図ることができる。
以上のようにこの発明によれば高融点金属または高融
点金属シリサイド電極に対し非対称にイオン注入するた
めのマスクを形成するにあたり、該マスクは絶縁膜によ
るものとし、絶縁膜を該マスクの形状に加工するための
レジストパターニングには、写真製版上の十分な余裕を
もてるようにしたので、該電極が微細化しても安定にマ
スクを形成することができる効果がある。
点金属シリサイド電極に対し非対称にイオン注入するた
めのマスクを形成するにあたり、該マスクは絶縁膜によ
るものとし、絶縁膜を該マスクの形状に加工するための
レジストパターニングには、写真製版上の十分な余裕を
もてるようにしたので、該電極が微細化しても安定にマ
スクを形成することができる効果がある。
また、さらにこのような方法を用いてゲート電極に対
して非対称な不純物濃度分布を持つ化合物半導体装置を
製造するした際には、ソース側とドレイン側の不純物濃
度を独立に設定することができるため、ソース抵抗を低
減できるとともにゲート・ドレイン耐圧を向上させるこ
とができ、精度良く高性能の化合物半導体装置を得るこ
とができる効果がある。
して非対称な不純物濃度分布を持つ化合物半導体装置を
製造するした際には、ソース側とドレイン側の不純物濃
度を独立に設定することができるため、ソース抵抗を低
減できるとともにゲート・ドレイン耐圧を向上させるこ
とができ、精度良く高性能の化合物半導体装置を得るこ
とができる効果がある。
第１図（ａ）〜（ｆ）はこの発明の一実施例による化合
物半導体装置の製造方法の各主要工程をその製造フロー
に従った断面図、第２図（ａ）〜（ｈ）はこの発明の一
実施例による化合物半導体装置の製造方法を非対称な不
純物濃度分布をもつLDD構造FETの製造プロセスに適用し
た場合の製造フローの一例を示す図、第３図は対称な不
純物濃度分布をもつLDD構造FETのｎ′層のドーズ量とFE
TのＫ値，ゲート・ドレイン間耐圧BVGDの関係を示した
図、第４図は従来の対称な不純物濃度分布をもつLDD構
造FETの断面図、第５図は従来の非対称イオン注入法の
フローの断面図である。 １は高融点金属あるいは高融点金属シリサイドからなる
電極、２は化合物半導体基板、3a,3b,3cは絶縁膜、４は
イオン注入層、５はレジスト、６は活性層、7a,7bはn1
層、８はn2層、９はサイドウォール形成用絶縁膜、10は
サイドウォール、11はドレイン電極、12はソース電極、
13はドレイン領域、14はソース領域である。 なお図中同一符号は同一又は相当部分を示す。
物半導体装置の製造方法の各主要工程をその製造フロー
に従った断面図、第２図（ａ）〜（ｈ）はこの発明の一
実施例による化合物半導体装置の製造方法を非対称な不
純物濃度分布をもつLDD構造FETの製造プロセスに適用し
た場合の製造フローの一例を示す図、第３図は対称な不
純物濃度分布をもつLDD構造FETのｎ′層のドーズ量とFE
TのＫ値，ゲート・ドレイン間耐圧BVGDの関係を示した
図、第４図は従来の対称な不純物濃度分布をもつLDD構
造FETの断面図、第５図は従来の非対称イオン注入法の
フローの断面図である。 １は高融点金属あるいは高融点金属シリサイドからなる
電極、２は化合物半導体基板、3a,3b,3cは絶縁膜、４は
イオン注入層、５はレジスト、６は活性層、7a,7bはn1
層、８はn2層、９はサイドウォール形成用絶縁膜、10は
サイドウォール、11はドレイン電極、12はソース電極、
13はドレイン領域、14はソース領域である。 なお図中同一符号は同一又は相当部分を示す。
Claims (3)
- 【請求項１】化合物半導体基板上に形成した高融点金属
または高融点金属シリサイドからなる電極を完全に絶縁
膜で被覆する第１の工程と、 上記絶縁膜をエッチバックして上記電極の頭頂部を露出
させる第２の工程と、 上記電極頭頂部と電極の片側の絶縁膜を完全に覆い、上
記他の一方の側の絶縁膜上で開口したレジストを形成す
る第３の工程と、 該レジストをマスクとして等方性エッチングを行い、上
記電極の他の一方の側の絶縁膜を完全に除去する第４の
工程と、 上記レジスト除去後、該電極と該電極片側に残った絶縁
膜をマスクとしてイオン注入を行う第５の工程とを含む
ことを特徴とする化合物半導体装置の製造方法。 - 【請求項２】化合物半導体基板表面に形成した活性層上
に高融点金属または高融点金属シリサイドからなる電極
を形成する第１の工程と、 該電極をマスクとしてイオン注入を行う第２の工程と、 上記電極を完全に第１の絶縁膜で被覆する第３の工程
と、 上記絶縁膜をエッチバックして上記電極の頭頂部を露出
させる第４の工程と、 上記電極頭頂部とその片側の第１の絶縁膜を完全に覆
い、かつ他の一方の側の第１の絶縁膜上で開口したレジ
ストを形成する第５の工程と、 該レジストをマスクとして等方性エッチングにより上記
電極の他の一方の側の第１の絶縁膜を完全に除去する第
６の工程と、 該レジスト除去後、該電極自身と該電極片側に残った第
１の絶縁膜をマスクとしてイオン注入を行う第７の工程
と、 上記電極片側に残った第１の絶縁膜を除去した後、上記
電極の両側壁に第２の絶縁膜によるサイドウォールを形
成する第８の工程と、 上記電極，及び上記サイドウォールをマスクとしてイオ
ン注入を行う第９の工程とを含むことを特徴とする化合
物半導体装置の製造方法。 - 【請求項３】請求項２記載の化合物半導体装置の製造方
法において、 上記第２の工程，第７の工程，及び第９の工程で形成し
たイオン注入層は、それぞれその不純物濃度をn1,n2,及
びn+とした場合、n+＞n2＞n1の関係を有し、電極に対し
て非対称な不純物濃度分布を持つように形成したもので
あることを特徴とする化合物半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1290643A JPH0817184B2 (ja) | 1989-11-08 | 1989-11-08 | 化合物半導体装置の製造方法 |
| US07/493,457 US5001077A (en) | 1989-11-08 | 1990-03-14 | Method of producing an asymmetrically doped LDD MESFET |
| GB9006050A GB2237932B (en) | 1989-11-08 | 1990-03-16 | A method of producing a compound semiconductor device |
| FR9013865A FR2654256B1 (fr) | 1989-11-08 | 1990-11-08 | Procede d'implantation ionique vis a vis d'une electrode d'un dispositif semiconducteur. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1290643A JPH0817184B2 (ja) | 1989-11-08 | 1989-11-08 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03151645A JPH03151645A (ja) | 1991-06-27 |
| JPH0817184B2 true JPH0817184B2 (ja) | 1996-02-21 |
Family
ID=17758622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1290643A Expired - Lifetime JPH0817184B2 (ja) | 1989-11-08 | 1989-11-08 | 化合物半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5001077A (ja) |
| JP (1) | JPH0817184B2 (ja) |
| FR (1) | FR2654256B1 (ja) |
| GB (1) | GB2237932B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2786307B2 (ja) * | 1990-04-19 | 1998-08-13 | 三菱電機株式会社 | 電界効果トランジスタ及びその製造方法 |
| JPH0414831A (ja) * | 1990-05-08 | 1992-01-20 | Sony Corp | 配線形成方法 |
| JP3123061B2 (ja) * | 1990-06-13 | 2001-01-09 | ソニー株式会社 | バイアスｅｃｒ―ｃｖｄ法による埋め込み平坦化方法 |
| JPH0475351A (ja) * | 1990-07-17 | 1992-03-10 | Mitsubishi Electric Corp | 化合物半導体装置の製造方法 |
| EP0501275A3 (en) * | 1991-03-01 | 1992-11-19 | Motorola, Inc. | Method of making symmetrical and asymmetrical mesfets |
| JPH0562967A (ja) * | 1991-09-02 | 1993-03-12 | Sharp Corp | 半導体装置の製造方法 |
| EP0535674B1 (en) * | 1991-10-01 | 1998-02-18 | Nec Corporation | Method for fabricating a LDD-mosfet |
| JPH05291307A (ja) * | 1991-12-05 | 1993-11-05 | Samsung Electron Co Ltd | 化合物半導体装置及びその製造方法 |
| FR2686734B1 (fr) * | 1992-01-24 | 1994-03-11 | Thomson Composants Microondes | Procede de realisation d'un transistor. |
| US5705439A (en) * | 1996-04-22 | 1998-01-06 | Taiwan Semiconductor Manufacturing Company Ltd. | Method to make an asymmetrical LDD structure for deep sub-micron MOSFETS |
| US5677224A (en) | 1996-09-03 | 1997-10-14 | Advanced Micro Devices, Inc. | Method of making asymmetrical N-channel and P-channel devices |
| US6013570A (en) * | 1998-07-17 | 2000-01-11 | Advanced Micro Devices, Inc. | LDD transistor using novel gate trim technique |
| US6528846B1 (en) | 1999-09-23 | 2003-03-04 | International Business Machines Corporation | Asymmetric high voltage silicon on insulator device design for input output circuits |
| US6458640B1 (en) | 2001-06-04 | 2002-10-01 | Anadigics, Inc. | GaAs MESFET having LDD and non-uniform P-well doping profiles |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526773A (en) * | 1975-07-05 | 1977-01-19 | Mitsubishi Plastics Ind | Method of surface treatment of molded product of plastic * containing wood powder |
| US4263057A (en) * | 1978-04-19 | 1981-04-21 | Rca Corporation | Method of manufacturing short channel MOS devices |
| US4586243A (en) * | 1983-01-14 | 1986-05-06 | General Motors Corporation | Method for more uniformly spacing features in a semiconductor monolithic integrated circuit |
| JPS59171169A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 電界効果トランジスタ及びその製造方法 |
| JPS59229876A (ja) * | 1983-06-13 | 1984-12-24 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
| JPS6086866A (ja) * | 1983-10-19 | 1985-05-16 | Matsushita Electronics Corp | 電界効果トランジスタおよびその製造方法 |
| US4855246A (en) * | 1984-08-27 | 1989-08-08 | International Business Machines Corporation | Fabrication of a gaas short channel lightly doped drain mesfet |
| JPS6182482A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | ＧａＡｓ電界効果トランジスタの製造方法 |
| JPH07120675B2 (ja) * | 1986-08-13 | 1995-12-20 | 株式会社日立製作所 | 半導体装置製造方法 |
| JPS63107071A (ja) * | 1986-10-23 | 1988-05-12 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS63287072A (ja) * | 1987-05-19 | 1988-11-24 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS6464263A (en) * | 1987-09-03 | 1989-03-10 | Toshiba Corp | Semiconductor device and its manufacture |
| JPH01251667A (ja) * | 1988-03-30 | 1989-10-06 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPH01253968A (ja) * | 1988-04-01 | 1989-10-11 | Nec Corp | 電界効果トランジスタの製造方法 |
-
1989
- 1989-11-08 JP JP1290643A patent/JPH0817184B2/ja not_active Expired - Lifetime
-
1990
- 1990-03-14 US US07/493,457 patent/US5001077A/en not_active Expired - Fee Related
- 1990-03-16 GB GB9006050A patent/GB2237932B/en not_active Expired - Fee Related
- 1990-11-08 FR FR9013865A patent/FR2654256B1/fr not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5001077A (en) | 1991-03-19 |
| FR2654256B1 (fr) | 1995-10-27 |
| JPH03151645A (ja) | 1991-06-27 |
| GB2237932B (en) | 1993-05-19 |
| GB9006050D0 (en) | 1990-05-09 |
| GB2237932A (en) | 1991-05-15 |
| FR2654256A1 (fr) | 1991-05-10 |
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