JPH05121446A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05121446A JPH05121446A JP28289191A JP28289191A JPH05121446A JP H05121446 A JPH05121446 A JP H05121446A JP 28289191 A JP28289191 A JP 28289191A JP 28289191 A JP28289191 A JP 28289191A JP H05121446 A JPH05121446 A JP H05121446A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- dummy gate
- metal
- gate electrode
- deposited
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】 ゲート長がサブハーフミクロン以下である半
導体装置を光学露光を用いて制御性よく作製する。 【構成】 半導体基板１の表面にダミーゲート３を形成
し、このダミーゲート３を覆って絶縁膜４を堆積し異方
性エッチングによってサイドウォール４Ａを形成する。
ダミーゲート３およびサイドウォール４Ａをマスクとし
てイオン注入を行い、ソース領域６およびドレイン領域
７を自己整合的に形成する。その後、ダミーゲートを除
去し、半導体基板１の法線に対して傾いた方向からゲー
ト電極用金属８を堆積し、ゲート電極用金属８の不要部
分を除去してゲート電極８Ａを形成する。サイドウォー
ルの影にはゲート電極用金属は堆積されない。従ってゲ
ート電極用金属を堆積する傾き等を調節すれば、ゲート
長の短い半導体装置を光学露光によって制御性よく作製
することができる。
導体装置を光学露光を用いて制御性よく作製する。 【構成】 半導体基板１の表面にダミーゲート３を形成
し、このダミーゲート３を覆って絶縁膜４を堆積し異方
性エッチングによってサイドウォール４Ａを形成する。
ダミーゲート３およびサイドウォール４Ａをマスクとし
てイオン注入を行い、ソース領域６およびドレイン領域
７を自己整合的に形成する。その後、ダミーゲートを除
去し、半導体基板１の法線に対して傾いた方向からゲー
ト電極用金属８を堆積し、ゲート電極用金属８の不要部
分を除去してゲート電極８Ａを形成する。サイドウォー
ルの影にはゲート電極用金属は堆積されない。従ってゲ
ート電極用金属を堆積する傾き等を調節すれば、ゲート
長の短い半導体装置を光学露光によって制御性よく作製
することができる。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
（ＭＥＳＦＥＴ）等の半導体装置の製造方法、特にゲー
ト電極の形成方法に関するものである。
（ＭＥＳＦＥＴ）等の半導体装置の製造方法、特にゲー
ト電極の形成方法に関するものである。
【０００２】
【従来の技術】ＦＥＴ，特にＧａＡｓを用いたＦＥＴで
は、ソース抵抗低減のための高濃度不純物領域であるソ
ースおよびドレイン領域をゲート電極に対して自己整合
的に形成する構造が一般に採用される。このような構造
を実現するための方法として、例えば文献「ＩＥＥＥ
ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮＤ
ＥＶＩＣＥＳ，ＶＯＬ．３７，ＮＯ．８，ＡＵＧ １９
９０」に示すようなプロセス技術が存在する。このプロ
セス技術では、電子サイクロトロン共鳴気相成長法（Ｅ
ＣＲ−ＣＶＤ）を用いることによってダミーゲートにサ
イドウォール（側壁）を形成してイオン注入するととも
に、サイドウォールを除去してダミーゲートを精密に反
転している。
は、ソース抵抗低減のための高濃度不純物領域であるソ
ースおよびドレイン領域をゲート電極に対して自己整合
的に形成する構造が一般に採用される。このような構造
を実現するための方法として、例えば文献「ＩＥＥＥ
ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮＤ
ＥＶＩＣＥＳ，ＶＯＬ．３７，ＮＯ．８，ＡＵＧ １９
９０」に示すようなプロセス技術が存在する。このプロ
セス技術では、電子サイクロトロン共鳴気相成長法（Ｅ
ＣＲ−ＣＶＤ）を用いることによってダミーゲートにサ
イドウォール（側壁）を形成してイオン注入するととも
に、サイドウォールを除去してダミーゲートを精密に反
転している。
【０００３】しかし、上記のプロセス技術では、ダミー
ゲートの形成に光学露光を用いており、例えばサブハー
フミクロン以下（０．５μｍ以下）の短いゲート長を実
現できない等、ゲート長の精密な制御が困難であった。
ゲートの形成に光学露光を用いており、例えばサブハー
フミクロン以下（０．５μｍ以下）の短いゲート長を実
現できない等、ゲート長の精密な制御が困難であった。
【０００４】そのために、従来、サブハーフミクロン以
下のゲート長を形成するために電子ビーム露光装置（Ｅ
Ｂ露光装置）を用いてパターンニングを行っていた。し
かし、このＥＢ露光装置は、非常に高価な装置であり、
また、ウエハ上のチップ数だけ同じ図形を繰り返し描画
しなければならず、スループットも悪いという問題があ
った。
下のゲート長を形成するために電子ビーム露光装置（Ｅ
Ｂ露光装置）を用いてパターンニングを行っていた。し
かし、このＥＢ露光装置は、非常に高価な装置であり、
また、ウエハ上のチップ数だけ同じ図形を繰り返し描画
しなければならず、スループットも悪いという問題があ
った。
【０００５】
【発明が解決しようとする課題】そこで、本発明は、上
述した従来の問題点を解決し、ゲート長の短いＦＥＴ等
の半導体装置を光学露光を用いて制御性よく形成するこ
とができる製造方法を提供することを目的とする。
述した従来の問題点を解決し、ゲート長の短いＦＥＴ等
の半導体装置を光学露光を用いて制御性よく形成するこ
とができる製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上述した目的を達成する
ために、本発明に係る半導体装置の製造方法は、半導体
基板の表面にフォトレジストからなるダミーゲートを形
成する工程、ダミーゲートを覆って絶縁膜を堆積し、異
方性エッチングによってダミーゲートに絶縁膜からなる
サイドウォールを形成する工程、ダミーゲートおよびサ
イドウォールをマスクとしてイオン注入を行い、ソース
領域およびドレイン領域を自己整合的に形成する工程、
ダミーゲートを除去する工程、半導体の法線方向に対し
て傾いた方向からゲート電極用金属を堆積する工程、お
よびゲート電極用金属の不要部分を除去してゲート電極
を形成する工程を有することを特徴とする。
ために、本発明に係る半導体装置の製造方法は、半導体
基板の表面にフォトレジストからなるダミーゲートを形
成する工程、ダミーゲートを覆って絶縁膜を堆積し、異
方性エッチングによってダミーゲートに絶縁膜からなる
サイドウォールを形成する工程、ダミーゲートおよびサ
イドウォールをマスクとしてイオン注入を行い、ソース
領域およびドレイン領域を自己整合的に形成する工程、
ダミーゲートを除去する工程、半導体の法線方向に対し
て傾いた方向からゲート電極用金属を堆積する工程、お
よびゲート電極用金属の不要部分を除去してゲート電極
を形成する工程を有することを特徴とする。
【０００７】ここで、絶縁膜を形成する工程は、電子サ
イクロトロン共鳴気相成長法を用いてＳｉＮx 層を堆積
する工程を含むことが望ましい。
イクロトロン共鳴気相成長法を用いてＳｉＮx 層を堆積
する工程を含むことが望ましい。
【０００８】
【作用】本発明によれば、ダミーゲートに絶縁膜からな
るサイドウォールを形成し、ダミーゲートを除去した
後、基板の法線方向に対して傾いた方向からゲート電極
金属を堆積する。従ってサイドウォールの影の部分にゲ
ート電極用金属は堆積されない。よって、ゲート電極用
金属を堆積する傾き方向および角度を適当に調節し、ま
たはサイドウォールの高さを適当に調節すれば、ゲート
長の短い半導体装置を光学露光によって制御性よく作製
することができる。また、ゲート電極用金属を堆積する
ときの傾き方向をドレイン領域側とすれば、サイドウォ
ールの影のゲート電極用金属が堆積されない領域によっ
てゲート領域とドレイン領域とが分離されるので、ゲー
ト・ドレイン耐圧を向上させることもできる。
るサイドウォールを形成し、ダミーゲートを除去した
後、基板の法線方向に対して傾いた方向からゲート電極
金属を堆積する。従ってサイドウォールの影の部分にゲ
ート電極用金属は堆積されない。よって、ゲート電極用
金属を堆積する傾き方向および角度を適当に調節し、ま
たはサイドウォールの高さを適当に調節すれば、ゲート
長の短い半導体装置を光学露光によって制御性よく作製
することができる。また、ゲート電極用金属を堆積する
ときの傾き方向をドレイン領域側とすれば、サイドウォ
ールの影のゲート電極用金属が堆積されない領域によっ
てゲート領域とドレイン領域とが分離されるので、ゲー
ト・ドレイン耐圧を向上させることもできる。
【０００９】また上記半導体装置の製造方法において、
ＥＣＲ−ＣＶＤ法を用いてＳｉＮxを堆積し上述したサ
イドウォールを形成すれば、ゲート長の短い半導体装置
をより精密に作製することができる。
ＥＣＲ−ＣＶＤ法を用いてＳｉＮxを堆積し上述したサ
イドウォールを形成すれば、ゲート長の短い半導体装置
をより精密に作製することができる。
【００１０】
【実施例】以下に図１および図２を参照して本発明の実
施例について説明する。
施例について説明する。
【００１１】まず、ＧａＡｓからなる半導体基板１の表
面に、イオン注入あるいは結晶成長等によってチャネル
層２を形成する。その後、全面にレジスト材を塗布した
後フォトリソグラフィによって選択的に除去し、チャネ
ル層２上にダミーゲート３を形成する（図１（ａ））。
このパターンニングにはｉ線ステッパを用いた。形成さ
れたダミーゲート３の底部の幅は、完成後のＭＥＳＦＥ
Ｔのソースおよびドレイン間の幅に対応させて調節して
ある。その後、ＥＣＲ−ＣＶＤを用いて窒化シリコン
（ＳｉＮx ）層４を堆積し、ダミーゲート３を完全に覆
う（図１（ｂ））。このようにダミーゲート３の側面が
覆われるのは、ＳｉＮx 層４の形成時に半導体基板１を
プラズマ源に対して傾けた状態で回転させているからで
ある。
面に、イオン注入あるいは結晶成長等によってチャネル
層２を形成する。その後、全面にレジスト材を塗布した
後フォトリソグラフィによって選択的に除去し、チャネ
ル層２上にダミーゲート３を形成する（図１（ａ））。
このパターンニングにはｉ線ステッパを用いた。形成さ
れたダミーゲート３の底部の幅は、完成後のＭＥＳＦＥ
Ｔのソースおよびドレイン間の幅に対応させて調節して
ある。その後、ＥＣＲ−ＣＶＤを用いて窒化シリコン
（ＳｉＮx ）層４を堆積し、ダミーゲート３を完全に覆
う（図１（ｂ））。このようにダミーゲート３の側面が
覆われるのは、ＳｉＮx 層４の形成時に半導体基板１を
プラズマ源に対して傾けた状態で回転させているからで
ある。
【００１２】次に異方性エッチング、例えばＣＨＦ3 と
Ｏ2 を用いた反応性イオンエッチング（ＲＩＥ）によっ
てＳｉＮx 層をエッチングする。ＳｉＮx 層は全体的に
除去されるが、ダミーゲート３の周囲のＳｉＮ膜の部分
のみはエッチングされずに残り、サイドウォール４Ａを
形成する（図１（ｃ））。その後、レジストパターン５
を形成し、ダミーゲート４，サイドウォール４Ａおよび
レジスト５をマスクとするイオン注入によって自己整合
的にｎ+ 領域６および７を形成する（図１（ｄ））。こ
のｎ+ 領域６および７はソース領域およびドレイン領域
となる。
Ｏ2 を用いた反応性イオンエッチング（ＲＩＥ）によっ
てＳｉＮx 層をエッチングする。ＳｉＮx 層は全体的に
除去されるが、ダミーゲート３の周囲のＳｉＮ膜の部分
のみはエッチングされずに残り、サイドウォール４Ａを
形成する（図１（ｃ））。その後、レジストパターン５
を形成し、ダミーゲート４，サイドウォール４Ａおよび
レジスト５をマスクとするイオン注入によって自己整合
的にｎ+ 領域６および７を形成する（図１（ｄ））。こ
のｎ+ 領域６および７はソース領域およびドレイン領域
となる。
【００１３】次にダミーゲート３およびレジスト５を除
去し（図１（ｅ））、ゲート電極用金属８を斜め蒸着す
る。図１（ｆ）に示すように、ゲート電極用金属８はサ
イドウォール４Ａの影の部分には蒸着されない。半導体
基板１の法線に対する蒸着角度をθ、サイドウォール４
Ａの高さをｈとすると、上述した影の長さはｈｔａｎθ
となる。従ってダミーゲートの幅、すなわち２個のサイ
ドウォール４Ａの間隔をＬs とすると、サイドウォール
４Ａ間においてゲート電極用金属が半導体基板１の表面
に蒸着される幅Ｌg はＬg ＝Ｌs −ｈｔａｎθとなる。
このＬg がゲート長となるので、ダミーゲートの幅Ｌ
s ，サイドウォール４Ａの高さｈおよび蒸着角度θを適
宜選定することによって、ゲート長Ｌg を所望の値にま
で短くできる。例えばダミーゲートの幅を１μｍ程度と
してもゲート長を０．５μｍ以下にすることができる。
図１（ｆ）に示したように、ｎ+ 領域６をソース領域、
ｎ+領域７をドレイン領域とし、ゲート電極用金属の斜
め蒸着をドレイン領域側に傾いた方向から行うと、ソー
ス領域とゲート電極との距離はサイドウォール４Ａの幅
によって規定され、ドレイン領域はゲート電極から上述
した影の部分の距離だけさらに離れることになる。
去し（図１（ｅ））、ゲート電極用金属８を斜め蒸着す
る。図１（ｆ）に示すように、ゲート電極用金属８はサ
イドウォール４Ａの影の部分には蒸着されない。半導体
基板１の法線に対する蒸着角度をθ、サイドウォール４
Ａの高さをｈとすると、上述した影の長さはｈｔａｎθ
となる。従ってダミーゲートの幅、すなわち２個のサイ
ドウォール４Ａの間隔をＬs とすると、サイドウォール
４Ａ間においてゲート電極用金属が半導体基板１の表面
に蒸着される幅Ｌg はＬg ＝Ｌs −ｈｔａｎθとなる。
このＬg がゲート長となるので、ダミーゲートの幅Ｌ
s ，サイドウォール４Ａの高さｈおよび蒸着角度θを適
宜選定することによって、ゲート長Ｌg を所望の値にま
で短くできる。例えばダミーゲートの幅を１μｍ程度と
してもゲート長を０．５μｍ以下にすることができる。
図１（ｆ）に示したように、ｎ+ 領域６をソース領域、
ｎ+領域７をドレイン領域とし、ゲート電極用金属の斜
め蒸着をドレイン領域側に傾いた方向から行うと、ソー
ス領域とゲート電極との距離はサイドウォール４Ａの幅
によって規定され、ドレイン領域はゲート電極から上述
した影の部分の距離だけさらに離れることになる。
【００１４】次に図２（ａ）に示すように、ゲート電極
用金属８上のゲート電極を形成すべき部分、２個のサイ
ドウォール４Ａに跨がる部分、にレジストパターン９を
形成し、このレジストパターン９をマスクとしてＲＩＥ
またはイオンミリングによってゲート電極用金属８の不
要部分をエッチングし、ゲート電極８Ａを形成する（図
２（ｂ））。さらにレジスト９を除去し（図２
（ｃ））、最後にソース領域６およびドレイン電極７上
にそれぞれオーミック電極１０および１１を形成する。
用金属８上のゲート電極を形成すべき部分、２個のサイ
ドウォール４Ａに跨がる部分、にレジストパターン９を
形成し、このレジストパターン９をマスクとしてＲＩＥ
またはイオンミリングによってゲート電極用金属８の不
要部分をエッチングし、ゲート電極８Ａを形成する（図
２（ｂ））。さらにレジスト９を除去し（図２
（ｃ））、最後にソース領域６およびドレイン電極７上
にそれぞれオーミック電極１０および１１を形成する。
【００１５】以上のような製造方法によれば、高価なエ
レクトロンビーム（ＥＢ）露光を用いるのではなく、光
学露光を用いることによって、簡単に短いゲート長
（０．５μｍ以下）のＭＥＳＦＥＴを実現できる。従っ
て、この製造方法をマイクロ波ＩＣ等の作製に適用する
と高周波特性の良好なＦＥＴを歩留りよく製造できる。
また、サイドウォールの影によってゲート電極が形成さ
れない領域がドレイン領域との間に設けられているの
で、ゲート・ドレイン耐圧を向上させることもできる。
ゲート・ドレイン耐圧の向上は、パワー用ＦＥＴに応用
すると効果的である。
レクトロンビーム（ＥＢ）露光を用いるのではなく、光
学露光を用いることによって、簡単に短いゲート長
（０．５μｍ以下）のＭＥＳＦＥＴを実現できる。従っ
て、この製造方法をマイクロ波ＩＣ等の作製に適用する
と高周波特性の良好なＦＥＴを歩留りよく製造できる。
また、サイドウォールの影によってゲート電極が形成さ
れない領域がドレイン領域との間に設けられているの
で、ゲート・ドレイン耐圧を向上させることもできる。
ゲート・ドレイン耐圧の向上は、パワー用ＦＥＴに応用
すると効果的である。
【００１６】
【発明の効果】以上のように、本発明の半導体装置の製
造方法によれば、基板の法線に対して傾いた方向からゲ
ート電極用金属を堆積するので、ゲート長の短い半導体
装置を光学露光によって制御性よく形成することができ
る。さらに、絶縁膜からなるサイドウォールの影によっ
てゲート領域とドレイン領域とを分離することができる
ので、ゲート・ドレイン耐圧を向上させることもでき
る。
造方法によれば、基板の法線に対して傾いた方向からゲ
ート電極用金属を堆積するので、ゲート長の短い半導体
装置を光学露光によって制御性よく形成することができ
る。さらに、絶縁膜からなるサイドウォールの影によっ
てゲート領域とドレイン領域とを分離することができる
ので、ゲート・ドレイン耐圧を向上させることもでき
る。
【図１】実施例に係る半導体装置の製造方法の工程を示
した図である。
した図である。
【図２】実施例に係る半導体装置の製造方法の次の工程
を示した図である。
を示した図である。
１ 半導体基板 ２ チャネル層 ３ ダミーゲート ４ ＳｉＮx 層 ４Ａ サイドウォール ５ レジスト ６ ソース領域 ７ ドレイン領域 ８ ゲート電極用金属 ８Ａ ゲート電極 ９ レジスト １０，１１ オーミック電極
Claims (2)
- 【請求項１】 半導体基板の表面にフォトレジストから
なるダミーゲートを形成する工程、 該ダミーゲートを覆って絶縁膜を堆積し、異方性エッチ
ングによって前記ダミーゲートに前記絶縁膜からなるサ
イドウォールを形成する工程、 前記ダミーゲートおよび前記サイドウォールをマスクと
してイオン注入を行い、ソース領域およびドレイン領域
を自己整合的に形成する工程、 前記ダミーゲートを除去する工程、 前記半導体の法線方向に対して傾いた方向からゲート電
極用金属を堆積する工程、および該ゲート電極用金属の
不要部分を除去してゲート電極を形成する工程を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記絶縁膜を形成する工程は、電子サイ
クロトロン共鳴気相成長法を用いてＳｉＮx 層を堆積す
る工程を含むことを特徴とする請求項１に記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28289191A JPH05121446A (ja) | 1991-10-29 | 1991-10-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28289191A JPH05121446A (ja) | 1991-10-29 | 1991-10-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121446A true JPH05121446A (ja) | 1993-05-18 |
Family
ID=17658441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28289191A Pending JPH05121446A (ja) | 1991-10-29 | 1991-10-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121446A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6383872B1 (en) * | 1997-06-20 | 2002-05-07 | Advanced Micro Devices, Inc. | Parallel and series-coupled transistors having gate conductors formed on sidewall surfaces of a sacrificial structure |
| US6740912B1 (en) * | 1999-06-24 | 2004-05-25 | Agere Systems Inc. | Semiconductor device free of LLD regions |
-
1991
- 1991-10-29 JP JP28289191A patent/JPH05121446A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6383872B1 (en) * | 1997-06-20 | 2002-05-07 | Advanced Micro Devices, Inc. | Parallel and series-coupled transistors having gate conductors formed on sidewall surfaces of a sacrificial structure |
| US6740912B1 (en) * | 1999-06-24 | 2004-05-25 | Agere Systems Inc. | Semiconductor device free of LLD regions |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2778600B2 (ja) | 半導体装置の製造方法 | |
| KR0130963B1 (ko) | T형 단면구조의 게이트 금속전극을 갖는 전계효과 트랜지스터의 제조방법 | |
| US5001077A (en) | Method of producing an asymmetrically doped LDD MESFET | |
| GB2230899A (en) | Method of producing a gate | |
| EP0392120B1 (en) | Semiconductor device with a gate having asymmetric sidewalls, and a production method thereof | |
| JPH09148269A (ja) | Ｔ型ゲート電極の重畳方法およびｔ型低抵抗金属の重畳方法 | |
| JPH05121446A (ja) | 半導体装置の製造方法 | |
| US5250453A (en) | Production method of a semiconductor device | |
| JP2893776B2 (ja) | 半導体装置の製造方法 | |
| JP2798041B2 (ja) | 半導体装置の製造方法 | |
| JPH05218094A (ja) | 半導体装置の製造方法 | |
| JPS62162364A (ja) | 半導体装置の製造方法 | |
| JP2707612B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP3373676B2 (ja) | 電界効果トランジスタ素子の製造方法 | |
| JP3062291B2 (ja) | ドライエッチング方法 | |
| JP3158591B2 (ja) | 化合物半導体ｍｅｓｆｅｔにおけるｌｄｄ構造の形成方法 | |
| JPH0513455A (ja) | 半導体装置の製造方法 | |
| JPH0831844A (ja) | 半導体装置の製造方法 | |
| JPH04196135A (ja) | 電界効果型トランジスタの製造方法 | |
| KR19980014634A (ko) | 티(t)-형 게이트 제조 방법 | |
| JPH05283440A (ja) | 半導体装置の製造方法 | |
| JPH05129337A (ja) | シヨツトキゲート型電界効果トランジスタの製造方法 | |
| JPS6258154B2 (ja) | ||
| JPS616870A (ja) | 電界効果トランジスタの製造方法 | |
| JPH04196134A (ja) | 電界効果型トランジスタの製造方法 |