JPH05267350A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05267350A JPH05267350A JP6483692A JP6483692A JPH05267350A JP H05267350 A JPH05267350 A JP H05267350A JP 6483692 A JP6483692 A JP 6483692A JP 6483692 A JP6483692 A JP 6483692A JP H05267350 A JPH05267350 A JP H05267350A
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- Japan
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- dummy gate
- gate
- insulating film
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Abstract
(57)【要約】
【目的】 短いゲート長で、しかもゲート電極が絶縁膜
とオーバーラップせずに形成できる半導体装置の製造方
法を提供することにある。 【構成】 Ｉ型ダミーゲート４を用いて自己調整的にイ
オンを注入した後、Ｉ型ダミーゲート４に等方性エッチ
ングを施してゲート長を縮小する。次にＩ型ダミーゲー
ト４をマスクとして露出した窒化シリコン膜２上に絶縁
膜５、及びＳＯＧ膜７を形成する。次にＩ型ダミーゲー
ト４及びその直下の窒化シリコン膜２を除去したダミー
ゲート跡８にＷＳｉを形成する。この後、電気メッキに
よってダミーゲート跡８に選択的にＡｎ膜を析出させゲ
ート電極を形成する。
とオーバーラップせずに形成できる半導体装置の製造方
法を提供することにある。 【構成】 Ｉ型ダミーゲート４を用いて自己調整的にイ
オンを注入した後、Ｉ型ダミーゲート４に等方性エッチ
ングを施してゲート長を縮小する。次にＩ型ダミーゲー
ト４をマスクとして露出した窒化シリコン膜２上に絶縁
膜５、及びＳＯＧ膜７を形成する。次にＩ型ダミーゲー
ト４及びその直下の窒化シリコン膜２を除去したダミー
ゲート跡８にＷＳｉを形成する。この後、電気メッキに
よってダミーゲート跡８に選択的にＡｎ膜を析出させゲ
ート電極を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にショットキーゲートを有する電界効果トラ
ンジス（ＦＥＴ）の製造方法に関するものである。
に関し、特にショットキーゲートを有する電界効果トラ
ンジス（ＦＥＴ）の製造方法に関するものである。
【０００２】
【従来の技術】ＦＥＴ、特にＧａＡｓを用いたＭＥＳＦ
ＥＴでは、ソース抵抗低減のため高濃度不純物領域であ
るソース及びドレイン領域をゲート電極に対して自己調
整的に形成する方法が一般的に採用される。このような
構造を実現するための方法として、ダミーゲートを用い
たイオン注入法により高濃度不純物領域を形成するＳＡ
ＩＮＴ（Self-aligned Implantation for n + -layer T
echnology ）というプロセス技術が下記文献において提
案されている。 文献 「IEEE TRANSACTIOS ON ELECTRON DEVICES VOL.E
D-29.NO.11 NOV 1982 」
ＥＴでは、ソース抵抗低減のため高濃度不純物領域であ
るソース及びドレイン領域をゲート電極に対して自己調
整的に形成する方法が一般的に採用される。このような
構造を実現するための方法として、ダミーゲートを用い
たイオン注入法により高濃度不純物領域を形成するＳＡ
ＩＮＴ（Self-aligned Implantation for n + -layer T
echnology ）というプロセス技術が下記文献において提
案されている。 文献 「IEEE TRANSACTIOS ON ELECTRON DEVICES VOL.E
D-29.NO.11 NOV 1982 」
【０００３】
【発明が解決しようとする課題】しかし、このＳＡＩＮ
Ｔで形成されたＭＥＳＦＥＴは、図７に示すように、ゲ
ート金属７０が絶縁膜７１にオーバーラップする構造に
なっているので、このオーバーラップ分は、金属−絶縁
物−高濃度半導体といういわゆるＭＩＳ構造となり、余
分な寄生容量（ＭＩＳ容量）Ｃが生じ、ＭＥＳＦＥＴの
高周波特性を劣化させる原因となっていた。
Ｔで形成されたＭＥＳＦＥＴは、図７に示すように、ゲ
ート金属７０が絶縁膜７１にオーバーラップする構造に
なっているので、このオーバーラップ分は、金属−絶縁
物−高濃度半導体といういわゆるＭＩＳ構造となり、余
分な寄生容量（ＭＩＳ容量）Ｃが生じ、ＭＥＳＦＥＴの
高周波特性を劣化させる原因となっていた。
【０００４】また、上記のプロセス技術において、Ｔ型
ダミーゲートのアンダーカット量を大きくとったままで
は、例えば０．５μｍ以下にゲート長を短くすると、Ｔ
型ダミーゲートが倒れてしまう等の問題が発生し、プロ
セス条件の設定等が極めて困難となり、０．５μｍ以下
の短いゲート長でも確実に製造できる半導体装置の製造
方法が望まれていた。
ダミーゲートのアンダーカット量を大きくとったままで
は、例えば０．５μｍ以下にゲート長を短くすると、Ｔ
型ダミーゲートが倒れてしまう等の問題が発生し、プロ
セス条件の設定等が極めて困難となり、０．５μｍ以下
の短いゲート長でも確実に製造できる半導体装置の製造
方法が望まれていた。
【０００５】本発明はこのような課題を解決すべくなさ
れたものであり、短いゲート長で、しかもゲート電極が
絶縁膜とオーバーラップせずに形成できる半導体装置の
製造方法を提供することを目的とする。
れたものであり、短いゲート長で、しかもゲート電極が
絶縁膜とオーバーラップせずに形成できる半導体装置の
製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明にかかる半導体装
置の製造方法は、上記目的に鑑みてなされたものであ
り、ショットキーゲートを有する半導体装置の製造方法
であって、表面にアニール用の保護膜を形成した半導体
基板上に、ソース領域及びドレイン領域を形成するた
め、Ｉ型ダミーゲートを用いて自己調整的に不純物をイ
オン注入する第１工程と、Ｉ型ダミーゲートに等方性エ
ッチングを施すことによりゲート長を縮小する第２工程
と、縮小したＩ型ダミーゲートをマスクとして、露出し
た保護膜上に第１の絶縁膜を形成する第３工程と、形成
した第１の絶縁膜上に、この第１の絶縁膜に比べて大な
る膜厚を有する第２の絶縁膜を形成する第４工程と、Ｉ
型ダミーゲート及びその直下の保護膜を除去する第５工
程と、Ｉ型ダミーゲートを除去した箇所に形成されたダ
ミーゲート跡に、半導体基板とショットキー接合する耐
熱性金属膜を形成する第６工程と、半導体基板に選択的
に電気メッキを施し、ダミーゲート跡にゲート金属材料
を析出させる第７工程とを備えることを特徴とする。
置の製造方法は、上記目的に鑑みてなされたものであ
り、ショットキーゲートを有する半導体装置の製造方法
であって、表面にアニール用の保護膜を形成した半導体
基板上に、ソース領域及びドレイン領域を形成するた
め、Ｉ型ダミーゲートを用いて自己調整的に不純物をイ
オン注入する第１工程と、Ｉ型ダミーゲートに等方性エ
ッチングを施すことによりゲート長を縮小する第２工程
と、縮小したＩ型ダミーゲートをマスクとして、露出し
た保護膜上に第１の絶縁膜を形成する第３工程と、形成
した第１の絶縁膜上に、この第１の絶縁膜に比べて大な
る膜厚を有する第２の絶縁膜を形成する第４工程と、Ｉ
型ダミーゲート及びその直下の保護膜を除去する第５工
程と、Ｉ型ダミーゲートを除去した箇所に形成されたダ
ミーゲート跡に、半導体基板とショットキー接合する耐
熱性金属膜を形成する第６工程と、半導体基板に選択的
に電気メッキを施し、ダミーゲート跡にゲート金属材料
を析出させる第７工程とを備えることを特徴とする。
【０００７】
【作用】Ｉ型ダミーゲートを除去した箇所にダミーゲー
ト跡が形成されるが、このダミーゲート跡は、第１の絶
縁膜上に大なる膜厚を有する第２の絶縁膜を積層させて
形成しているため、十分な高さが確保される。
ト跡が形成されるが、このダミーゲート跡は、第１の絶
縁膜上に大なる膜厚を有する第２の絶縁膜を積層させて
形成しているため、十分な高さが確保される。
【０００８】また、このダミーゲート跡を形成する第１
及び第２の絶縁膜の側面は、半導体基板表面に対して略
垂直に形成される。このダミーゲート跡は、電気メッキ
によって析出するゲート電極材料の型枠として機能する
ため、ゲート電極は半導体基板表面に対して略垂直に立
設する状態に形成される。
及び第２の絶縁膜の側面は、半導体基板表面に対して略
垂直に形成される。このダミーゲート跡は、電気メッキ
によって析出するゲート電極材料の型枠として機能する
ため、ゲート電極は半導体基板表面に対して略垂直に立
設する状態に形成される。
【０００９】
【実施例】以下、本発明にかかる半導体装置の製造方法
を添付図面に基づいて工程順に説明する。
を添付図面に基づいて工程順に説明する。
【００１０】まず、ＧａＡｓ基板１の表面にプラズマＣ
ＶＤ法により窒化シリコン膜（ＳｉＮx ）２を一様に堆
積させる。この窒化シリコン膜２は、後のアニーリング
の保護膜であると共に、ＦＥＴ製造の全工程を通してＧ
ａＡｓ表面を保護するものである。次いで、この表面に
フォトレジスト３をパターンニングして、Ｉ型ダミーゲ
ート４を形成する。この後、フォトレジスト３及びＩ型
ダミーゲート４をマスクとして、Ｓｉ+ のイオン注入に
よってソース及びドレイン領域となるべきｎ+層を形成
する（図１（ａ））。
ＶＤ法により窒化シリコン膜（ＳｉＮx ）２を一様に堆
積させる。この窒化シリコン膜２は、後のアニーリング
の保護膜であると共に、ＦＥＴ製造の全工程を通してＧ
ａＡｓ表面を保護するものである。次いで、この表面に
フォトレジスト３をパターンニングして、Ｉ型ダミーゲ
ート４を形成する。この後、フォトレジスト３及びＩ型
ダミーゲート４をマスクとして、Ｓｉ+ のイオン注入に
よってソース及びドレイン領域となるべきｎ+層を形成
する（図１（ａ））。
【００１１】次に、フォトレジスト３及びＩ型ダミーゲ
ート４に、Ｏ2 プラズマによって等方性エッチングを施
す。これによってＩ型ダミーゲート４のゲート長が縮小
される（図１（ｂ））。
ート４に、Ｏ2 プラズマによって等方性エッチングを施
す。これによってＩ型ダミーゲート４のゲート長が縮小
される（図１（ｂ））。
【００１２】次に、電子サイクロトロン共鳴気相成長法
（ＥＣＲ−ＣＶＤ）を用いて例えばＳｉＯ2 などの絶縁
膜５を一様に堆積させた後（図１（ｃ））、この表面に
Ａｕ膜６をスパッタ堆積させる（図２（ｄ））。
（ＥＣＲ−ＣＶＤ）を用いて例えばＳｉＯ2 などの絶縁
膜５を一様に堆積させた後（図１（ｃ））、この表面に
Ａｕ膜６をスパッタ堆積させる（図２（ｄ））。
【００１３】次に、Ａｕ膜６表面の凹凸を覆うように、
ＳＯＧ（spin-on-glass ）膜７を形成し、表面を平坦化
する（図２（ｅ））。この後、ＳＯＧ膜７に反応性イオ
ンエッチング（ＲＩＥ）などのドライエッチングを施し
てエッチバックし、Ｉ型ダミーゲート４上部のＡｕ膜６
を露出させる（図２（ｆ））。
ＳＯＧ（spin-on-glass ）膜７を形成し、表面を平坦化
する（図２（ｅ））。この後、ＳＯＧ膜７に反応性イオ
ンエッチング（ＲＩＥ）などのドライエッチングを施し
てエッチバックし、Ｉ型ダミーゲート４上部のＡｕ膜６
を露出させる（図２（ｆ））。
【００１４】次に、露出したＡｕ膜６をイオンミリング
によって除去した後（図３（ｇ））、露出した絶縁膜
５、その直下のＩ型ダミーゲート４及びフォトレジスト
３を、その周囲のＡｕ膜６、ＳＯＧ膜７の上層部と共
に、Ｏ2 ガスを用いた反応性イオンエッチング（ＲＩ
Ｅ）によって除去する（図３（ｈ））。これによってＩ
型ダミーゲート４を除去した箇所にはダミーゲート跡８
が形成される。
によって除去した後（図３（ｇ））、露出した絶縁膜
５、その直下のＩ型ダミーゲート４及びフォトレジスト
３を、その周囲のＡｕ膜６、ＳＯＧ膜７の上層部と共
に、Ｏ2 ガスを用いた反応性イオンエッチング（ＲＩ
Ｅ）によって除去する（図３（ｈ））。これによってＩ
型ダミーゲート４を除去した箇所にはダミーゲート跡８
が形成される。
【００１５】次に、ダミーゲート跡８の近傍を除いてＧ
ａＡｓ基板１の表面にレジスト膜９を形成し、表面に露
出した窒化シリコン膜２を保護する。これによって、Ｇ
ａＡｓ基板１の表面には、ダミーゲート跡８内にのみ窒
化シリコン膜２が露出した状態となる。この後、ダミー
ゲート跡８内に露出した窒化シリコン膜２を、反応性イ
オンエッチング（ＲＩＥ）によって除去する（図３
（ｉ））。
ａＡｓ基板１の表面にレジスト膜９を形成し、表面に露
出した窒化シリコン膜２を保護する。これによって、Ｇ
ａＡｓ基板１の表面には、ダミーゲート跡８内にのみ窒
化シリコン膜２が露出した状態となる。この後、ダミー
ゲート跡８内に露出した窒化シリコン膜２を、反応性イ
オンエッチング（ＲＩＥ）によって除去する（図３
（ｉ））。
【００１６】次に、この全表面を覆うように、高耐熱性
金属として例えばＷＳｉ１０をスパッタ堆積させる（図
４（ｊ））。これによって、ダミーゲート跡８の底部に
おいてＷＳｉ１０とＧａＡｓ基板１とがショットキー接
合する（図４（ｊ））。この後、ＧａＡｓ基板１の法線
方向に対して傾斜した方向から、形成したＷＳｉ１０に
対してイオンミリングを施して除去する。この際、ダミ
ーゲート跡８の底部にはイオンが侵入しないため、断面
がＵ字型のＷＳｉ１０が除去されずに残る（図４
（ｋ））。
金属として例えばＷＳｉ１０をスパッタ堆積させる（図
４（ｊ））。これによって、ダミーゲート跡８の底部に
おいてＷＳｉ１０とＧａＡｓ基板１とがショットキー接
合する（図４（ｊ））。この後、ＧａＡｓ基板１の法線
方向に対して傾斜した方向から、形成したＷＳｉ１０に
対してイオンミリングを施して除去する。この際、ダミ
ーゲート跡８の底部にはイオンが侵入しないため、断面
がＵ字型のＷＳｉ１０が除去されずに残る（図４
（ｋ））。
【００１７】次に、レジスト膜９をアセトンなどの有機
溶剤を用いて除去した後（図４（ｌ））、ＧａＡｓ基板
１の表面にＡｕ膜１１をスパッタ堆積させる。この後、
さらにダミーゲート跡８の近傍を除いてレジスト膜１２
をパターン形成する（図５（ｍ））。
溶剤を用いて除去した後（図４（ｌ））、ＧａＡｓ基板
１の表面にＡｕ膜１１をスパッタ堆積させる。この後、
さらにダミーゲート跡８の近傍を除いてレジスト膜１２
をパターン形成する（図５（ｍ））。
【００１８】次に、ＧａＡｓ基板１の法線方向に対して
傾斜した方向から、露出したＡｕ膜１１に対してイオン
ミリングを施して除去する（図５（ｎ））。この際、ダ
ミーゲート跡８の下部にはイオンが入り込まないため、
この下部のＡｕ膜１１が除去されずに残る。また、レジ
スト膜１２で保護された箇所のＡｕ膜１１も、イオンが
衝突せず除去されずにそのまま残る。なお、この工程で
は、Ａｕ膜１１の一部が除去されたのみで、その他の残
存するＡｕ膜１１は、残存するＡｕ膜６、或いは図示さ
れていない周囲のＡｕ膜１１などによって依然として互
いに接続された状態である。
傾斜した方向から、露出したＡｕ膜１１に対してイオン
ミリングを施して除去する（図５（ｎ））。この際、ダ
ミーゲート跡８の下部にはイオンが入り込まないため、
この下部のＡｕ膜１１が除去されずに残る。また、レジ
スト膜１２で保護された箇所のＡｕ膜１１も、イオンが
衝突せず除去されずにそのまま残る。なお、この工程で
は、Ａｕ膜１１の一部が除去されたのみで、その他の残
存するＡｕ膜１１は、残存するＡｕ膜６、或いは図示さ
れていない周囲のＡｕ膜１１などによって依然として互
いに接続された状態である。
【００１９】次に、この残存するＡｕ膜１１をメッキ電
極として電気メッキを施してゲート電極材料としてＡｕ
を析出させる。この際、レジスト膜１２によって保護さ
れたＡｕ膜１１には析出せず、ＷＳｉ１０の上層に残存
したＡｕ膜１１にのみＡｕが析出する。これによってダ
ミーゲート跡８にゲート電極１３が形成される（図５
（ｏ））。
極として電気メッキを施してゲート電極材料としてＡｕ
を析出させる。この際、レジスト膜１２によって保護さ
れたＡｕ膜１１には析出せず、ＷＳｉ１０の上層に残存
したＡｕ膜１１にのみＡｕが析出する。これによってダ
ミーゲート跡８にゲート電極１３が形成される（図５
（ｏ））。
【００２０】次に、レジスト膜１２をアセトンなどの有
機溶剤を用いて除去した後、ＳＯＧ膜７、Ａｕ膜６、及
び１１を反応性イオンエッチング（ＲＩＥ）によって除
去する。この後、８５０℃、１５分間程度のアニールを
行ってｎ+ 層を活性化する（図６（ｐ））。
機溶剤を用いて除去した後、ＳＯＧ膜７、Ａｕ膜６、及
び１１を反応性イオンエッチング（ＲＩＥ）によって除
去する。この後、８５０℃、１５分間程度のアニールを
行ってｎ+ 層を活性化する（図６（ｐ））。
【００２１】最後に、反応性イオンビームエッチング
（ＲＩＢＥ）によって絶縁膜５の一部を除去し、これに
よって表面に露出する窒化シリコン膜２をプラズマエッ
チングなどによって除去した後、それぞれソース電極及
びドレイン電極となるオーミック電極１４を形成し、製
造工程は終了する（図６（ｑ））。
（ＲＩＢＥ）によって絶縁膜５の一部を除去し、これに
よって表面に露出する窒化シリコン膜２をプラズマエッ
チングなどによって除去した後、それぞれソース電極及
びドレイン電極となるオーミック電極１４を形成し、製
造工程は終了する（図６（ｑ））。
【００２２】以上のような実施例によれば、図６（ｑ）
に明らかなようにゲート電極１３が絶縁膜５とオーバー
ラップせずに形成できるためゲート部の寄生的なＭＩＳ
容量を著しく低減させることができる。また、図１
（ｂ）などに示すようにダミーゲート４の断面形状か単
純な長方形状であるので、容易に０．５μｍ以下の短い
ゲート長が形成できる。従って、ゲート長が短く、しか
もゲート容量が小さいＦＥＴが製造できるので、高利得
で低雑音性に優れマイクロ波ＩＣ等に利用すると効果的
である。
に明らかなようにゲート電極１３が絶縁膜５とオーバー
ラップせずに形成できるためゲート部の寄生的なＭＩＳ
容量を著しく低減させることができる。また、図１
（ｂ）などに示すようにダミーゲート４の断面形状か単
純な長方形状であるので、容易に０．５μｍ以下の短い
ゲート長が形成できる。従って、ゲート長が短く、しか
もゲート容量が小さいＦＥＴが製造できるので、高利得
で低雑音性に優れマイクロ波ＩＣ等に利用すると効果的
である。
【００２３】
【発明の効果】以上説明したように、本発明にかかる半
導体装置の製造方法によれば、Ｉ型ダミーゲートを用い
て形成したダミーゲート跡に電気メッキを施してゲート
電極材料を析出させることによりゲート電極を形成する
方法を採用した。従って、このダミーゲート跡をいわば
型枠として利用し形成されるゲート電極は、半導体基板
表面に対して略垂直に立設する状態に形成できるため、
ゲート電極が絶縁膜とオーバーラップしない構造とな
り、余分な寄生容量（ＭＩＳ容量）の発生を著しく低減
することができる。
導体装置の製造方法によれば、Ｉ型ダミーゲートを用い
て形成したダミーゲート跡に電気メッキを施してゲート
電極材料を析出させることによりゲート電極を形成する
方法を採用した。従って、このダミーゲート跡をいわば
型枠として利用し形成されるゲート電極は、半導体基板
表面に対して略垂直に立設する状態に形成できるため、
ゲート電極が絶縁膜とオーバーラップしない構造とな
り、余分な寄生容量（ＭＩＳ容量）の発生を著しく低減
することができる。
【００２４】また、形状が単純なＩ型のダミーゲートに
等方性エッチングを施してゲート長を縮小する方法を採
用したので、ゲート長の制御が容易であるため、ゲート
長の短い半導体装置を制御性よく製造することができ
る。
等方性エッチングを施してゲート長を縮小する方法を採
用したので、ゲート長の制御が容易であるため、ゲート
長の短い半導体装置を制御性よく製造することができ
る。
【００２５】さらに、大なる膜厚を有する第２の絶縁膜
を第１の絶縁膜上に形成したので、形成されるダミーゲ
ート跡に十分な高さを確保でき、これによって背の高い
ゲート電極を形成することができる。
を第１の絶縁膜上に形成したので、形成されるダミーゲ
ート跡に十分な高さを確保でき、これによって背の高い
ゲート電極を形成することができる。
【図１】図１（ａ），（ｂ），（ｃ）は本発明にかかる
半導体装置の製造工程を順に示す説明図である。
半導体装置の製造工程を順に示す説明図である。
【図２】図２（ｄ），（ｅ），（ｆ）は本発明にかかる
半導体装置の製造工程を順に示す説明図である。
半導体装置の製造工程を順に示す説明図である。
【図３】図３（ｇ），（ｈ），（ｉ）は本発明にかかる
半導体装置の製造工程を順に示す説明図である。
半導体装置の製造工程を順に示す説明図である。
【図４】図４（ｊ），（ｋ），（ｌ）は本発明にかかる
半導体装置の製造工程を順に示す説明図である。
半導体装置の製造工程を順に示す説明図である。
【図５】図５（ｍ），（ｎ），（ｏ）は本発明にかかる
半導体装置の製造工程を順に示す説明図である。
半導体装置の製造工程を順に示す説明図である。
【図６】図６（ｐ），（ｑ）は本発明にかかる半導体装
置の製造工程を順に示す説明図である。
置の製造工程を順に示す説明図である。
【図７】従来の半導体装置の構造を概略的に示す説明図
である。
である。
１…ＧａＡｓ基板（半導体基板）、２…窒化シリコン膜
（保護膜）、４…Ｉ型ダミーゲート、５…絶縁膜（第１
の絶縁膜）、７…ＳＯＧ膜（第２の絶縁膜）、８…ダミ
ーゲート跡、１０…ＷＳｉ（耐熱性金属膜）、１１…Ａ
ｕ膜（下地金属膜）、１３…ゲート電極。
（保護膜）、４…Ｉ型ダミーゲート、５…絶縁膜（第１
の絶縁膜）、７…ＳＯＧ膜（第２の絶縁膜）、８…ダミ
ーゲート跡、１０…ＷＳｉ（耐熱性金属膜）、１１…Ａ
ｕ膜（下地金属膜）、１３…ゲート電極。
Claims (5)
- 【請求項１】 ショットキーゲートを有する半導体装置
の製造方法であって、 表面にアニール用の保護膜を形
成した半導体基板上に、ソース領域及びドレイン領域を
形成するため、Ｉ型ダミーゲートを用いて自己調整的に
不純物をイオン注入する第１工程と、 前記Ｉ型ダミーゲートに等方性エッチングを施すことに
よりゲート長を縮小する第２工程と、 前記縮小したＩ型ダミーゲートをマスクとして、露出し
た前記保護膜上に第１の絶縁膜を形成する第３工程と、 形成した前記第１の絶縁膜上に、この第１の絶縁膜に比
べて大なる膜厚を有する第２の絶縁膜を形成する第４工
程と、 前記Ｉ型ダミーゲート及びその直下の前記保護膜を除去
する第５工程と、 前記Ｉ型ダミーゲートを除去した箇所に形成されたダミ
ーゲート跡に、前記半導体基板とショットキー接合する
耐熱性金属膜を形成する第６工程と、 前記半導体基板に選択的に電気メッキを施し、前記ダミ
ーゲート跡にゲート金属材料を析出させる第７工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項２】 第３工程で形成する第１の絶縁膜は、電
子サイクロトロン共鳴気相成長法によって、前記Ｉ型ダ
ミーゲート及び露出した前記保護膜の上層に形成したも
のであることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】 第４工程は、 第３工程を経た前記半導体基板の表面を金属膜で被覆す
る工程と、形成した前記金属膜の凹凸を覆うように前記
第２の絶縁膜を形成し平坦化する工程と、前記第２の絶
縁膜をエッチバックし前記Ｉ型ダミーゲートの頭部に形
成された前記金属膜を露出させる工程とを含むことを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 第６工程は、 第５工程を経た前記半導体基板の表面に前記耐熱性金属
膜を形成する工程と、 前記半導体基板表面の法線方向に対して傾斜した方向か
ら、形成した前記耐熱性金属膜にイオンミリングを施す
工程とを含むことを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項５】 第７工程は、 第５工程を経た前記半導体基板の表面にメッキ電極とな
る下地金属膜を形成する工程と、 前記ダミーゲート跡の近傍を除き、前記下地金属膜にレ
ジスト膜をパターン形成する工程と、 前記半導体基板表面の法線方向に対して傾斜した方向か
ら、露出した前記下地金属膜にイオンミリングを施す工
程と、 残存した前記下地金属膜に電気メッキを施す工程とを含
むことを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6483692A JPH05267350A (ja) | 1992-03-23 | 1992-03-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6483692A JPH05267350A (ja) | 1992-03-23 | 1992-03-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267350A true JPH05267350A (ja) | 1993-10-15 |
Family
ID=13269731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6483692A Pending JPH05267350A (ja) | 1992-03-23 | 1992-03-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267350A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8987125B2 (en) | 2012-07-05 | 2015-03-24 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
| CN114121676A (zh) * | 2021-11-26 | 2022-03-01 | 上海华力集成电路制造有限公司 | 金属栅制程下伪栅极的去除方法 |
-
1992
- 1992-03-23 JP JP6483692A patent/JPH05267350A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8987125B2 (en) | 2012-07-05 | 2015-03-24 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
| CN114121676A (zh) * | 2021-11-26 | 2022-03-01 | 上海华力集成电路制造有限公司 | 金属栅制程下伪栅极的去除方法 |
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