CN114121676A - 金属栅制程下伪栅极的去除方法 - Google Patents
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Abstract
在硅衬底上形成有伪栅极，伪栅极上依次设有氮化硅硬掩模层、氧化物硬掩模层，在两侧从内到外依次设有第一侧墙、第二侧墙、第三侧墙；本发明提供了一种金属栅制程下伪栅极的去除方法，包含：S1：去除第三侧墙；S2：沉积接触孔阻挡层；S3：沉积第一氧化物内层电介质层、氮化硅内层电介质层、第二氧化物内层电介质层，形成氧化物‑氮化物‑氧化物三层内层电介质层；S4：采用机械化学抛光工艺，将三层内层电介质层的顶部磨平；S5：刻蚀，上表面平整地至氮化硅硬掩模层的顶部；S6：去除氮化硅硬掩模层，去除伪栅极。据此，能够在同一高度去除伪栅极，且能够保证该高度足够，不会产生氧化物层凹陷等缺陷，增大了该制程的工艺窗口。
Description
技术领域
本发明涉及半导体加工方法领域，特别涉及金属栅制程下伪栅极的去除方法。
背景技术
随着晶体管的尺寸不断的缩小，HKMG（高介电常数绝缘层即high-k绝缘层+金属栅极）逐步取代原有的二氧化硅绝缘层+多晶硅栅的配置，成为28nm以下制程不可或缺的一部分。
金属栅制程通常是先采用无定型硅出做出硅栅的形状，然后在后续硅栅周围填上绝缘层后将无定型硅去除，留下空洞。然后再填入金属，加以研磨，最终形成金属栅极。
而由于锗硅（SiGe）制程，PMOS的伪栅（Dummy Poly）处的硬掩模层（HM）高度会在SiGe形成过程中不可避免的降低，而此差异在后续N/P MOS同时去除伪栅过程中造成困难。有源区（AA）通过浅沟道隔离（STI）分隔。
现有技术中，参阅图1A所示，在具有SiGe制程的PMOS处、以及NMOS处分别设有伪栅01、氮化硅硬掩模层02、氧化物硬掩模层03N、03P，在伪栅01-氮化硅硬掩模层02-氧化物硬掩模层03N、03P立体结构的外侧从内向外依次设有第一侧墙04（SP1，氮碳硅SiCN）、第二侧墙05（SP2，氧化物层Ox）、第三侧墙06（SP3，氮化硅SiN）。PMOS区域的氧化物硬掩模层03P厚度小于NMOS区域的氧化物硬掩模层03N。参阅图1B所示再此基础上，先沉积氮化硅层（SiN）07；参阅图1C所示，再进行光刻（Photo+Etch Back），需要进行两次刻蚀；参阅图1D所示，再去除氮化硅层07和第三侧墙06使得侧墙变细（Slim Spacer）；参阅图1E所示，再沉积接触孔阻挡层08（CESL，氮化硅SiN），并进行化学机械抛光；参阅图1F所示，再沉积氧化物内层电介质层09（ILD OX），并进行化学机械抛光。
由于图1A到图1F是逐步变化的过程，配合前述方法的描述，结合附图，在后续附图中的附图标记相同的就不重复标注，以使得各个附图更加清晰的表示各个步骤与前一附图之间的区别。
现有技术中，在图1F所示的结构基础上，进行伪栅去除，存在的问题在于。
第一、参阅图2A所示，基于此结构，如果直接开始去除伪栅，由于PMOS上残留有氧化物层（OX），所以PMOS的伪栅会有无法去除的风险。
第二、参阅图2B所示，考虑PMOS顶部的氧化物层（OX），通过化学机械抛光（CMP）或者刻蚀（Etch）的方式降低整体高度，则最终的金属栅高度H会过矮、以及氧化物内层电介质层09（ILD OX）凹陷（成碟形，dishing）等。
发明内容
本发明需要解决的技术问题是：由于N/P MOS处的硬掩模层的高度不同而造成伪栅极去除困难，或者带来产品缺陷等。
为了解决以上技术问题，本发明提供一种金属栅制程下伪栅极的去除方法，其目的在于能够解决N/P MOS高度差带来的伪栅极去除困难或产品缺陷的问题。
为了达到上述目的，本发明提供了一种金属栅制程下伪栅极的去除方法，
在硅衬底上形成有伪栅极，伪栅极上依次设有氮化硅硬掩模层、氧化物硬掩模层，在两侧从内到外依次设有第一侧墙、第二侧墙、第三侧墙；
包含：
S1：去除第三侧墙；
S2：沉积接触孔阻挡层；
S3：沉积第一氧化物内层电介质层、氮化硅内层电介质层、第二氧化物内层电介质层，形成氧化物-氮化物-氧化物三层内层电介质层；
S4：采用机械化学抛光工艺，将三层内层电介质层的顶部磨平；
S5：刻蚀，上表面平整地至氮化硅硬掩模层的顶部；
S6：去除氮化硅硬掩模层，去除伪栅极。
优选地，在硅衬底上设有NMOS区、PMOS区、浅沟道隔离。
优选地，在PMOS区处进行锗硅进程；
在NMOS区处氧化物硬掩模层比在PMOS区处氧化物硬掩模层厚。
优选地，第一侧墙为氮碳硅；第二侧墙为氧化物；第三侧墙为氮化硅。
优选地，在步骤S2中的接触孔阻挡层为氮化硅。
优选地，在步骤S3中的沉积第一氧化物内层电介质层高于最高的氧化物硬掩模层，将所有的氧化物硬掩模层都覆盖在第一氧化物内层电介质层内。
优选地，在步骤S4中的采用氮化硅/氧化物高研磨选择比进行研磨。
优选地，在步骤S5中的采用干法刻蚀将三层内层电介质层、接触孔阻挡层、第二侧墙、第一侧墙、氧化物硬掩模层。
优选地，在步骤S6后，在去除了伪栅极的孔中形成高介电常数绝缘层，再形成金属栅极。
优选地，该金属栅制程下伪栅极的去除方法，适用于技术节点为28纳米以下的制程。
与现有技术相比，在硅衬底上形成有伪栅极，伪栅极上依次设有氮化硅硬掩模层、氧化物硬掩模层，在两侧从内到外依次设有第一侧墙、第二侧墙、第三侧墙；本发明提供了一种金属栅制程下伪栅极的去除方法，包含：S1：去除第三侧墙；S2：沉积接触孔阻挡层；S3：沉积第一氧化物内层电介质层、氮化硅内层电介质层、第二氧化物内层电介质层，形成氧化物-氮化物-氧化物三层内层电介质层；S4：采用机械化学抛光工艺，将三层内层电介质层的顶部磨平；S5：刻蚀，上表面平整地至氮化硅硬掩模层的顶部；S6：去除氮化硅硬掩模层，去除伪栅极。据此，本发明能够达到的技术效果在于，能够在同一高度去除伪栅极，且能够保证该高度足够，不会产生氧化物层凹陷等缺陷，增大了该制程的工艺窗口。
附图说明
图1A至图1F展示了现有技术的伪栅极去除方法的步骤示意图。
图2A、2B展示了根据现有技术的伪栅极去除方法去除完伪栅极后会。
图3A至图3G展示了本发明所提供的金属栅制程下伪栅极的去除方法的具体实施例。
附图标记说明。
现有技术：
01 伪栅
02 氮化硅硬掩模层
03N 氧化物硬掩模层
03P 氧化物硬掩模层
04 第一侧墙
05 第二侧墙
06 第三侧墙
07 氮化硅层
08 接触孔阻挡层
09 氧化物内层电介质层；
本发明：
11 硅衬底
12 伪栅极
13 氮化硅硬掩模层
14N 氧化物硬掩模层
14P 氧化物硬掩模层
15 第一侧墙
16 第二侧墙
17 第三侧墙
18 接触孔阻挡层
19 第一氧化物内层电介质层
20 氮化硅内层电介质层
21 第二氧化物内层电介质层
22 三层内层电介质层
23 浅沟道隔离
24 孔
25 锗硅。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。
由于图3A到图3G是逐步变化的过程，配合下述方法的描述，结合附图，在后续附图中的附图标记相同的就不重复标注，以使得各个附图更加清晰的表示各个步骤与前一附图之间的区别。
参阅图3A所示，在硅衬底11上形成有伪栅极12，伪栅极12上依次设有氮化硅硬掩模层13、氧化物硬掩模层14N、14P，在两侧从内到外依次设有第一侧墙15、第二侧墙16、第三侧墙17。伪栅极12-氮化硅硬掩模层13-氧化物硬掩模层14N、14P形成一个高度的整体，第一侧墙15、第二侧墙16、第三侧墙17与该高度相同。
在PMOS区处进行锗硅进程（SiGe25）。在NMOS区处氧化物硬掩模层14N比在PMOS区处氧化物硬掩模层14P厚。
在硅衬底11上设有NMOS区、PMOS区、浅沟道隔离23。
参阅图3A至图3G所示，本发明提供的金属栅制程下伪栅极的去除方法的一实施例的步骤结构变化示意图。包含以下步骤。
参阅图3B所示，步骤S1：去除第三侧墙17（Slim Spacer）。
参阅图3C所示，步骤S2：沉积接触孔阻挡层18。
参阅图3D所示，步骤S3：沉积第一氧化物内层电介质层19、氮化硅内层电介质层20、第二氧化物内层电介质层21，形成氧化物-氮化物-氧化物三层内层电介质层22（ILDONO）。
参阅图3E所示，步骤S4：采用机械化学抛光工艺（CMP），将三层内层电介质层22的顶部磨平。
参阅图3E所示，步骤S5：刻蚀，上表面平整地至氮化硅硬掩模层13的顶部。
参阅图3E所示，步骤S6：去除氮化硅硬掩模层13，去除伪栅极12。
第一侧墙15（SP1）为氮碳硅（SiCN）；第二侧墙16（SP2）为氧化物（Ox）；第三侧墙17（SP3）为氮化硅（SiN）。
在步骤S2中的接触孔阻挡层18（CESL）为氮化硅（SiN）。
由于在NMOS区处氧化物硬掩模层14N比在PMOS区处氧化物硬掩模层14P厚。在步骤S3中的沉积第一氧化物内层电介质层19高于最高的氧化物硬掩模层14N，将所有的氧化物硬掩模层14N、14P都覆盖在第一氧化物内层电介质层19内。
在步骤S4中的采用氮化硅/氧化物（SiN/Ox）高研磨选择比进行研磨。氮化硅/氧化物（SiN/Ox）高研磨选择比，是指，氧化物、氮化硅被研磨的速率差距较大，换句话说，就是当氧化物被研磨的时候氮化硅基本不被研磨；当氮化硅被研磨的时候氧化硅基本不被研磨。
在步骤S5中的采用干法刻蚀将三层内层电介质层22（ILD ONO）、接触孔阻挡层18、第二侧墙16、第一侧墙15、氧化物硬掩模层14N、14P。
在步骤S6后，在去除了伪栅极的孔24中形成高介电常数绝缘层，再形成金属栅极。
该金属栅制程下伪栅极的去除方法，适用于技术节点为28纳米以下的制程。
以上即为本发明所提供的金属栅制程下伪栅极的去除方法的具体实施例。据此，本发明能够达到的技术效果在于，能够在同一高度去除伪栅极，且能够保证该高度足够，不会产生氧化物层凹陷等缺陷，增大了该制程的工艺窗口；而且，总体制程的步骤更少，而且少一次光罩，可以节约生产成本。
上述具体实施例和附图说明仅为例示性说明本发明的技术方案及其技术效果，而非用于限制本发明。任何熟于此项技术的本领域技术人员均可在不违背本发明的技术原理及精神的情况下，在权利要求保护的范围内对上述实施例进行修改或变化，均属于本发明的权利保护范围。
Claims (10)
1.一种金属栅制程下伪栅极的去除方法，
在硅衬底上形成有伪栅极，伪栅极上依次设有氮化硅硬掩模层、氧化物硬掩模层，在两侧从内到外依次设有第一侧墙、第二侧墙、第三侧墙；
其特征在于，包含：
S1：去除第三侧墙；
S2：沉积接触孔阻挡层；
S3：沉积第一氧化物内层电介质层、氮化硅内层电介质层、第二氧化物内层电介质层，形成氧化物-氮化物-氧化物三层内层电介质层；
S4：采用机械化学抛光工艺，将三层内层电介质层的顶部磨平；
S5：刻蚀，上表面平整地至氮化硅硬掩模层的顶部；
S6：去除氮化硅硬掩模层，去除伪栅极。
2.根据权利要求1所述的金属栅制程下伪栅极的去除方法，其特征在于，在硅衬底上设有NMOS区、PMOS区、浅沟道隔离。
3.根据权利要求2所述的金属栅制程下伪栅极的去除方法，其特征在于，
在PMOS区处进行锗硅进程；
在NMOS区处氧化物硬掩模层比在PMOS区处氧化物硬掩模层厚。
4.根据权利要求1所述的金属栅制程下伪栅极的去除方法，其特征在于，
第一侧墙为氮碳硅；第二侧墙为氧化物；第三侧墙为氮化硅。
5.根据权利要求1所述的金属栅制程下伪栅极的去除方法，其特征在于，
在步骤S2中的接触孔阻挡层为氮化硅。
6.根据权利要求1所述的金属栅制程下伪栅极的去除方法，其特征在于，
在步骤S3中的沉积第一氧化物内层电介质层高于最高的氧化物硬掩模层，将所有的氧化物硬掩模层都覆盖在第一氧化物内层电介质层内。
7.根据权利要求1所述的金属栅制程下伪栅极的去除方法，其特征在于，
在步骤S4中的采用氮化硅/氧化物高研磨选择比进行研磨。
8.根据权利要求1所述的金属栅制程下伪栅极的去除方法，其特征在于，
在步骤S5中的采用干法刻蚀将三层内层电介质层、接触孔阻挡层、第二侧墙、第一侧墙、氧化物硬掩模层。
9.根据权利要求1所述的金属栅制程下伪栅极的去除方法，其特征在于，
在步骤S6后，在去除了伪栅极的孔中形成高介电常数绝缘层，再形成金属栅极。
10.根据权利要求1至9其中任一项所述的金属栅制程下伪栅极的去除方法，其特征在于，适用于技术节点为28纳米以下的制程。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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