CN109037053A - 栅极的制造方法 - Google Patents
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Abstract
本发明公开了一种栅极的制造方法，包括步骤：步骤一、在半导体衬底表面依次形成栅介质层和多晶硅栅；步骤二、形成由第一氮化层和第二氧化层叠加而成硬质掩模层；步骤三、进行光刻刻蚀形成多个栅极；步骤四、在栅极的侧面形成氮化层侧墙；步骤五、进行组件增强工艺，使各栅极间具有高度差；步骤六、形成氮化层接触孔刻蚀停止层；步骤七、形成氧化层层间膜；步骤八、采用化学机械研磨工艺并以最高的接触孔刻蚀停止层为停止层进行第一次平坦化；步骤九、以对氧化层、氮化层和多晶硅材料无选择性蚀刻方式的干刻工艺进行回刻实现第二次平坦化。本发明能实现稳定控制栅极的高度并提高栅极高度的一致性，不需要光罩，成本低。
Description
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种栅极的制造方法。
背景技术
现有先进逻辑芯片工艺中，组件通常包括n型场效应晶体管(FET)即nFET和p型场效应晶体管即pFET，为了增加组件电性性能，会pFET或nFET的工艺外额外进行组件增强工艺。这些组件增强工艺会直接影响到后续各种不同组件间栅极高度，造成后续不同组件间栅极高度的不同而影响组件电性。如图1A至图1C所示，是现有栅极的制造方法各步骤中的结构图，现有方法包括如下步骤：
如图1A所示，在半导体衬底如硅衬底101上形成场氧化层102，场氧化层102通常采用浅沟槽隔离(STI)工艺形成。场氧化层102隔离出有源区，有源区包括了核心(Core)区域的有源区和核心区域外如输入输出(IO)区域的有源区，核心区域的有源区中形成有核心器件，核心区域外的有源区形成的器件的尺寸大于核心器件的尺寸，图1A中核心区域外器件以输入输出器件为例进行说明；图1A中的显示了核心nFET201、核心pFET202，输入输出nFET203，输入输出pFET204。现有方法中，先同时形成各组件的栅极结构的叠加结构，之后同时进行光刻定义并刻蚀形成各组件的栅极结构，各组件的栅极都是由栅介质层103a、多晶硅栅103和硬质掩模层叠加而成，硬质掩模层则由氮化层104和氧化层105叠加而成。随着工艺的发展，在28nm以下工艺节点中栅介质层通常采用高介电常数层(HK)，之后多晶硅栅103会作为伪栅去除，并在多晶硅栅103去除的区域形成金属栅(MG)，由高介电常数层和金属栅叠加而成的栅极结构为HKMG。
在栅极形成之后，现有方法中通常还进行组件增强工艺，图1A所对应的器件的组件增强工艺为形成锗硅层106，锗硅层106形成于核心pFET202和输入输出pFET204的源区或漏区，能够增加pFET的沟道空穴的迁移率，从而提高器件的电学性能。在栅极的侧面形成有侧墙107，侧墙107通过采用氮化层组成，各栅极结构顶部的侧墙107对应的氮化层去除。
在进行组件增强工艺对应的锗硅层106时，会对核心pFET202和输入输出pFET204的栅极产生相应的回刻，使得核心pFET202和输入输出pFET204的栅极的高度变低，最后使得同一半导体衬底101表面上的各区域的栅极的高度不一致，如图1A中的虚线圈205所示，参考虚线AA所示可知，半导体衬底101表面上的各区域的栅极的高度具有较大的差异。栅极的高度会对后续的中段工艺(MEOL)产生不利的影响。
后续进行硬质掩模层的回刻工艺，包括步骤：
如图1B所示，进行光刻胶206的涂布；之后对光刻胶206进行回刻，回刻后的光刻胶206的高度高于多晶硅栅103的高度。
如图1C所示，以光刻胶206为掩膜进行硬质掩模层的氧化层105的回刻。但是由于栅极的高度不一，也即各栅极的顶部的氧化层105的厚度不一。而在氧化层105的回刻过程中，光刻胶206有一定的损耗，在有些栅极顶部的氧化层105还没有完成去除时，部分光刻胶206的高度已经低于多晶硅栅103的高度，从而会将多晶硅栅103的侧面暴露出来。这种栅极的高度差距过大带来的光刻胶206的过渡损耗，容易造成有源区的损伤以及多晶硅栅的损伤，从而会影响组件的电性。
另外，由图1C可知，对氧化层105进行回刻后，侧墙107的高度不一，侧墙107的高度不一会带来各处侧墙107刻蚀的负载不同，不利于后续的平坦化。
发明内容
本发明所要解决的技术问题是提供一种栅极的制造方法，能稳定控制栅极的高度，提高栅极高度的一致性。
为解决上述技术问题，本发明提供的栅极的制造方法，包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面依次形成栅介质层和多晶硅栅。
步骤二、在所述多晶硅栅的表面形成硬质掩模层；所述硬质掩膜层由第一氮化层和第二氧化层叠加而成。
步骤三、进行光刻刻蚀形成多个栅极，各所述栅极由刻蚀后的所述栅介质层、所述多晶硅栅和所述硬质掩模层叠加而成。
步骤四、在各所述栅极的侧面形成由氮化层材料组成的侧墙。
步骤五、进行组件增强工艺，所述组件增强工艺使各所述栅极的所述第二氧化层表面具有高度差。
步骤六、形成由氮化层组成的接触孔刻蚀停止层，所述接触孔刻蚀停止层覆盖在所述栅极的顶部的所述硬质掩膜层表面、所述侧墙的侧面以及所述栅极之间的所述半导体衬底表面。
步骤七、形成由氧化层组成的层间膜，所述层间膜将所述栅极之间的间隙完全填充并延伸到所述栅极的顶部，各区域的所述层间膜的顶部表面都高于最高的所述接触孔刻蚀停止层的顶部表面。
步骤八、采用化学机械研磨工艺进行第一次平坦化，所述第一次平坦化以最高的所述接触孔刻蚀停止层为停止层，所述第一次平坦化后所述层间膜的表面和对应的所述接触孔刻蚀停止层的表面相平。
步骤九、以对氧化层、氮化层和多晶硅材料无选择性蚀刻方式的干刻工艺进行回刻实现第二次平坦化，所述第二次平坦化后要求将所述多晶硅栅表面露出，得到各区域都相平的所述栅极。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述栅介质层包括高介电常数层，在所述高介电常数层和所述半导体衬底之间还具有界面层。在步骤九之后还包括去除所述多晶硅栅的步骤，之后在所述多晶硅栅被去除的区域形成金属栅，由包括了所述高介电常数层的所述栅介质层和所述金属栅叠加形成HKMG。
进一步的改进是，步骤一提供的所述半导体衬底中形成有场氧化层，由所述场氧化层隔离出有源区。
进一步的改进是，所述有源区包括核心区域对应的有源区和核心区域外的有源区。
进一步的改进是，所述核心区域外的所述有源区中的所述多晶硅栅的尺寸大于所述核心区域中的所述有源区中的所述多晶硅栅的尺寸。
进一步的改进是，所述栅极对应的组件包括核心组件和核心区域外组件。
进一步的改进是，所述核心区域外组件为输入输出组件。
进一步的改进是，所述组件为场效应晶体管。
进一步的改进是，所述组件包括n型场效应晶体管和p型场效应晶体管。
进一步的改进是，步骤五完成所述组件增强工艺之后还包括在所述栅极两侧的所述半导体衬底表面形成组件的源区和漏区的步骤。
进一步的改进是，所述组件增强工艺使相应的所述组件的栅极的高度降低。
进一步的改进是，所述组件增强工艺为锗硅工艺。
进一步的改进是，所述组件增强工艺在所述p型场效应晶体管的源区或漏区形成锗硅层。
进一步的改进是，所述场氧化层为浅沟槽场氧，采用浅沟槽隔离工艺形成。
本发明在栅极光刻刻蚀完成后，针对在同一半导体衬底上的栅极高度会出现高低不平的情形，本发明并不直接采用光刻胶回刻然后进行栅极顶部的硬质掩模层的化学机械研磨来实现栅极高度的一致性控制，而是结合了后续的氮化层组成的接触孔刻蚀停止层和氧化层组成的层间膜的工艺，在接触孔刻蚀停止层和层间膜形成之后，首先以高度最高的接触孔刻蚀停止层为停止层对层间膜进行化学机械研磨并实现第一次平坦化；接着进行以对氧化层、氮化层和多晶硅材料无选择性蚀刻方式的干刻工艺进行回刻实现第二次平坦化；其中第一次平坦化的表面为由各种不同物质的表面组成且相平，即第一次平坦化后的各区域的表面有的是氮化层表面以及有的是氧化层的表面，并不要求是单一的物质的表面；在结合第二次平坦化，由于第二次平坦化是无选择性蚀刻方式的干刻工艺，故各种物质的刻蚀速率都相同，所以在第一次平坦化保证各区域的顶部表面相平的条件下，第二次平坦化过程中各区域的刻蚀量都相同，第二次平坦化完成之后也能保证最终的顶部表面相平，且第二次平坦化后将多晶硅栅表面露出，最后能得到各区域都相平的栅极，所以本发明能实现稳定控制栅极的高度并提高栅极高度的一致性。
由上可知，本发明通过一次化学机械研磨和一次无选择性蚀刻方式的干刻工艺就能实现对栅极的高度的很好的控制，整个工艺过程不需要光罩，能减少产品的光罩成本，以及能规避不同芯片产品之间的光刻胶高度差异所产生的问题；而且栅极的顶部表面能很好的稳定在多晶硅栅的顶部表面，所以能大大提高栅极高度的一致性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-图1C是现有栅极的制造方法各步骤中的结构图；
图2是本发明实施例方法的流程图；
图3A-图3F是本发明实施例方法各步骤中的器件结构图。
具体实施方式
如图2所示，是本发明实施例方法的流程图；如图3A至图3F所示，是本发明实施例方法各步骤中的器件结构图，本发明实施例栅极的制造方法包括如下步骤：
步骤一、如图3A所示，提供一半导体衬底1，在所述半导体衬底1表面依次形成栅介质层3a和多晶硅栅3。
本发明实施例中，所述半导体衬底1为硅衬底。
所述栅介质层3a包括高介电常数层，在所述高介电常数层和所述半导体衬底1之间还具有界面层。界面层通常为氧化硅。
所述半导体衬底1中形成有场氧化层2，由所述场氧化层2隔离出有源区。所述场氧化层2为浅沟槽场氧，采用浅沟槽隔离工艺形成。
所述有源区包括核心区域对应的有源区和核心区域外的有源区。
后续形成的所述核心区域外的所述有源区中的多晶硅栅3的尺寸大于所述核心区域中的所述有源区中的所述多晶硅栅3的尺寸。
所述栅极对应的组件包括核心组件和核心区域外组件。本发明实施例中，核心区域外组件为输入输出组件。
所述组件为场效应晶体管。
所述组件包括n型场效应晶体管和p型场效应晶体管。
步骤二、如图3A所示，在所述多晶硅栅3的表面形成硬质掩模层；所述硬质掩膜层由第一氮化层4和第二氧化层5叠加而成。
步骤三、如图3A所示，进行光刻刻蚀形成多个栅极，各所述栅极由刻蚀后的所述栅介质层3a、所述多晶硅栅3和所述硬质掩模层叠加而成。
步骤四、如图3A所示，在各所述栅极的侧面形成由氮化层材料组成的侧墙7。
步骤五、如图3A所示，进行组件增强工艺，所述组件增强工艺使各所述栅极的所述第二氧化层5表面具有高度差。
步骤五完成所述组件增强工艺之后还包括在所述栅极两侧的所述半导体衬底1表面形成组件的源区和漏区的步骤。
所述组件增强工艺使相应的所述组件的栅极的高度降低。
所述组件增强工艺为锗硅工艺。所述组件增强工艺在所述p型场效应晶体管的源区或漏区形成锗硅层。
图3A中的显示了核心nFET401、核心pFET402，输入输出nFET403，输入输出pFET404。本发明实施例在所述组件增强工艺完成后，栅极的高度的一致性会变差，如图3A中，虚线圈405所示，参考虚线BB所示可知，各栅极的高度的差异由于形成所述组件增强工艺的影响变得较大。
步骤六、如图3B所示，形成由氮化层组成的接触孔刻蚀停止层8，所述接触孔刻蚀停止层8覆盖在所述栅极的顶部的所述硬质掩膜层表面、所述侧墙7的侧面以及所述栅极之间的所述半导体衬底1表面。
步骤七、如图3C所示，形成由氧化层组成的层间膜9，所述层间膜9将所述栅极之间的间隙完全填充并延伸到所述栅极的顶部，各区域的所述层间膜9的顶部表面都高于最高的所述接触孔刻蚀停止层8的顶部表面。
步骤八、如图3D所示，采用化学机械研磨工艺进行第一次平坦化，所述第一次平坦化以最高的所述接触孔刻蚀停止层8为停止层，所述第一次平坦化后所述层间膜9的表面和对应的所述接触孔刻蚀停止层8的表面相平。
步骤九、如图3E所示，以对氧化层、氮化层和多晶硅材料无选择性蚀刻方式的干刻工艺进行回刻实现第二次平坦化，所述第二次平坦化后要求将所述多晶硅栅3表面露出，得到各区域都相平的所述栅极。
如图3F所示，在步骤九之后还包括去除所述多晶硅栅3的步骤，之后在所述多晶硅栅3被去除的区域形成金属栅，由包括了所述高介电常数层的所述栅介质层3a和所述金属栅叠加形成HKMG。
本发明实施例在栅极光刻刻蚀完成后，针对在同一半导体衬底1上的栅极高度会出现高低不平的情形，本发明实施例并不直接采用光刻胶回刻然后进行栅极顶部的硬质掩模层的化学机械研磨来实现栅极高度的一致性控制，而是结合了后续的氮化层组成的接触孔刻蚀停止层8和氧化层组成的层间膜9的工艺，在接触孔刻蚀停止层8和层间膜9形成之后，首先以高度最高的接触孔刻蚀停止层8为停止层对层间膜9进行化学机械研磨并实现第一次平坦化；接着进行以对氧化层、氮化层和多晶硅材料无选择性蚀刻方式的干刻工艺进行回刻实现第二次平坦化；其中第一次平坦化的表面为由各种不同物质的表面组成且相平，即第一次平坦化后的各区域的表面有的是氮化层表面以及有的是氧化层的表面，并不要求是单一的物质的表面；在结合第二次平坦化，由于第二次平坦化是无选择性蚀刻方式的干刻工艺，故各种物质的刻蚀速率都相同，所以在第一次平坦化保证各区域的顶部表面相平的条件下，第二次平坦化过程中各区域的刻蚀量都相同，第二次平坦化完成之后也能保证最终的顶部表面相平，且第二次平坦化后将多晶硅栅3表面露出，最后能得到各区域都相平的栅极，所以本发明实施例能实现稳定控制栅极的高度并提高栅极高度的一致性。
由上可知，本发明实施例通过一次化学机械研磨和一次无选择性蚀刻方式的干刻工艺就能实现对栅极的高度的很好的控制，整个工艺过程不需要光罩，能减少产品的光罩成本，以及能规避不同芯片产品之间的光刻胶高度差异所产生的问题；而且栅极的顶部表面能很好的稳定在多晶硅栅3的顶部表面，所以能大大提高栅极高度的一致性。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种栅极的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面依次形成栅介质层和多晶硅栅；
步骤二、在所述多晶硅栅的表面形成硬质掩模层；所述硬质掩膜层由第一氮化层和第二氧化层叠加而成；
步骤三、进行光刻刻蚀形成多个栅极，各所述栅极由刻蚀后的所述栅介质层、所述多晶硅栅和所述硬质掩模层叠加而成；
步骤四、在各所述栅极的侧面形成由氮化层材料组成的侧墙；
步骤五、进行组件增强工艺，所述组件增强工艺使各所述栅极的所述第二氧化层表面具有高度差；
步骤六、形成由氮化层组成的接触孔刻蚀停止层，所述接触孔刻蚀停止层覆盖在所述栅极的顶部的所述硬质掩膜层表面、所述侧墙的侧面以及所述栅极之间的所述半导体衬底表面；
步骤七、形成由氧化层组成的层间膜，所述层间膜将所述栅极之间的间隙完全填充并延伸到所述栅极的顶部，各区域的所述层间膜的顶部表面都高于最高的所述接触孔刻蚀停止层的顶部表面；
步骤八、采用化学机械研磨工艺进行第一次平坦化，所述第一次平坦化以最高的所述接触孔刻蚀停止层为停止层，所述第一次平坦化后所述层间膜的表面和对应的所述接触孔刻蚀停止层的表面相平；
步骤九、以对氧化层、氮化层和多晶硅材料无选择性蚀刻方式的干刻工艺进行回刻实现第二次平坦化，所述第二次平坦化后要求将所述多晶硅栅表面露出，得到各区域都相平的所述栅极。
2.如权利要求1所述的栅极的制造方法，其特征在于：所述半导体衬底为硅衬底。
3.如权利要求1所述的栅极的制造方法，其特征在于：所述栅介质层包括高介电常数层，在所述高介电常数层和所述半导体衬底之间还具有界面层；在步骤九之后还包括去除所述多晶硅栅的步骤，之后在所述多晶硅栅被去除的区域形成金属栅，由包括了所述高介电常数层的所述栅介质层和所述金属栅叠加形成HKMG。
4.如权利要求1所述的栅极的制造方法，其特征在于：步骤一提供的所述半导体衬底中形成有场氧化层，由所述场氧化层隔离出有源区。
5.如权利要求4所述的栅极的制造方法，其特征在于：所述有源区包括核心区域对应的有源区和核心区域外的有源区。
6.如权利要求5所述的栅极的制造方法，其特征在于：所述核心区域外的所述有源区中的所述多晶硅栅的尺寸大于所述核心区域中的所述有源区中的所述多晶硅栅的尺寸。
7.如权利要求5所述的栅极的制造方法，其特征在于：所述栅极对应的组件包括核心组件和核心区域外组件。
8.如权利要求7所述的栅极的制造方法，其特征在于：所述核心区域外组件为输入输出组件。
9.如权利要求7所述的栅极的制造方法，其特征在于：所述组件为场效应晶体管。
10.如权利要求9所述的栅极的制造方法，其特征在于：所述组件包括n型场效应晶体管和p型场效应晶体管。
11.如权利要求10所述的栅极的制造方法，其特征在于：步骤五完成所述组件增强工艺之后还包括在所述栅极两侧的所述半导体衬底表面形成组件的源区和漏区的步骤。
12.如权利要求11所述的栅极的制造方法，其特征在于：所述组件增强工艺使相应的所述组件的栅极的高度降低。
13.如权利要求12所述的栅极的制造方法，其特征在于：所述组件增强工艺为锗硅工艺。
14.如权利要求13所述的栅极的制造方法，其特征在于：所述组件增强工艺在所述p型场效应晶体管的源区或漏区形成锗硅层。
15.如权利要求4所述的栅极的制造方法，其特征在于：所述场氧化层为浅沟槽场氧，采用浅沟槽隔离工艺形成。
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