CN108520865B - 栅极的制造方法 - Google Patents

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Abstract

本发明公开了一种栅极的制造方法，包括步骤：形成栅介质层和多晶硅栅；形成第一氮化层和第二氧化层叠加的硬质掩模层；光刻刻蚀形成栅极；在栅极的侧面形成氮化层侧墙；形成氮化层接触孔刻蚀停止层；形成氧化层层间膜；以接触孔刻蚀停止层为停止层进行氧化层的第一次化学机械研磨；进行氮化层刻蚀将各栅极的第二氧化层顶部的氮化层都去除；进行氧化层的刻蚀将栅极顶部的第二氧化层去除，层间膜的厚度同步减少；以多晶硅栅为停止层对高于多晶硅栅顶部表面的残余的氮化层和氧化层进行第二次化学机械研磨。本发明能实现稳定控制栅极的高度并提高栅极高度的一致性，不需要光罩，成本低。

Description

栅极的制造方法
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种栅极的制造方法。
背景技术
现有先进逻辑芯片工艺中，原件通常包括n型场效应晶体管(FET)即nFET和p型场效应晶体管即pFET，为了增加原件电性性能，会pFET或nFET的工艺外额外进行原件增强工艺。这些原件增强工艺会直接影响到后续各种不同原件间栅极高度，造成后续不同原件间栅极高度的不同而影响原件电性。如图1所示，是现有栅极的制造方法形成的栅极的结构图；在半导体衬底如硅衬底101上形成有场氧化层102，场氧化层102通常采用浅沟槽隔离(STI)工艺形成。场氧化层102隔离出有源区，有源区包括了核心(Core)区域的有源区和输入输出(IO)区域的有源区，核心区域的有源区中形成有核心器件，输入输出区域的有源区中形成有输入输出器件；图1中的显示了核心nFET201、核心pFET202，输入输出nFET203，输入输出pFET204。现有方法中，各原件的栅极结构的叠加结构相同且是同时进行光刻定义并刻蚀形成，各原件的栅极都是由栅介质层如栅氧化层、多晶硅栅103和硬质掩模层叠加而成，硬质掩模层则由氮化层104和氧化层105叠加而成。
在栅极形成之后，现有方法中通常还进行原件增强工艺，图1所对应的器件的原件增强工艺为形成锗硅层106，锗硅层106形成于核心pFET202和输入输出pFET204的源区或漏区，能够增加pFET的沟道空穴的迁移率，从而提高器件的电学性能。在栅极的侧面形成有侧墙107，侧墙107通过采用氮化层组成，侧墙107的氮化层还覆盖核心nFET201和输入输出nFET203的栅极的顶部，核心pFET202和输入输出pFET204的栅极的顶部的侧墙107对应的氮化层去除。
在进行原件增强工艺对应的锗硅层106时，会对核心pFET202和输入输出pFET204的栅极产生相应的回刻，使得核心pFET202和输入输出pFET204的栅极的高度变低，最后使得同一半导体衬底101表面上的各区域的栅极的高度不一致，如图1中的虚线圈205所示，参考虚线AA所示可知，半导体衬底101表面上的各区域的栅极的高度具有较大的差异。栅极的高度会对后续的中段工艺(MEOL)产生不利的影响。
如图2A至图2B所示，是图1所示的栅极进行后续的硬质掩模层的回刻工艺的各步骤中的结构图；后续硬质掩模层的回刻工艺包括步骤：
如图2A所示，进行光刻胶206的涂布；之后对光刻胶206进行回刻，回刻后的光刻胶206的高度高于多晶硅栅103的高度。
如图2B所示，以光刻胶206为掩膜进行硬质掩模层的氧化层105的回刻。但是由于栅极的高度不一，也即各栅极的顶部的氧化层105的厚度不一。而在氧化层105的回刻过程中，光刻胶206有一定的损耗，在有些栅极顶部的氧化层105还没有完成去除时，部分光刻胶206的高度已经低于多晶硅栅103的高度，从而会将多晶硅栅103的侧面暴露出来。这种栅极的高度差距过大带来的光刻胶206的过渡损耗，容易造成有源区的损伤以及多晶硅栅的损伤，从而会影响原件的电性。
发明内容
本发明所要解决的技术问题是提供一种栅极的制造方法，能稳定控制栅极的高度，提高栅极高度的一致性。
为解决上述技术问题，本发明提供的栅极的制造方法包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面依次形成栅介质层和多晶硅栅。
步骤二、在所述多晶硅栅的表面形成硬质掩模层；所述硬质掩膜层由第一氮化层和第二氧化层叠加而成。
步骤三、进行光刻刻蚀形成多个栅极，各所述栅极由刻蚀后的所述栅介质层、所述多晶硅栅和所述硬质掩模层叠加而成。
步骤四、在各所述栅极的侧面形成由氮化层材料组成的侧墙。
步骤五、形成由氮化层组成的接触孔刻蚀停止层(CESL)，所述接触孔刻蚀停止层覆盖在所述栅极的顶部的所述硬质掩膜层表面、所述侧墙的侧面以及所述栅极之间的所述半导体衬底表面。
步骤六、形成由氧化层组成的层间膜，所述层间膜将所述栅极之间的间隙完全填充并延伸到所述栅极的顶部。
步骤七、以所述接触孔刻蚀停止层为停止层进行氧化层的第一次化学机械研磨，所述第一次化学机械研磨将所述层间膜减薄并将所述栅极顶部的所述接触孔刻蚀停止层表面露出。
步骤八、进行氮化层刻蚀将各所述栅极的所述第二氧化层顶部的氮化层都去除。
步骤九、进行氧化层的刻蚀将所述栅极顶部的所述第二氧化层去除，所述栅极之间所述层间膜的厚度同步减少。
步骤十、以所述多晶硅栅为停止层进行第二次化学机械研磨，所述第二次化学机械研磨同时对高于所述多晶硅栅顶部表面的残余的氮化层和氧化层进行研磨实现所述栅极的平坦化。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述栅介质层为栅氧化层。
进一步的改进是，步骤一提供的所述半导体衬底中形成有场氧化层，由所述场氧化层隔离出有源区。
进一步的改进是，所述有源区包括核心区域对应的有源区和输入输出区域对应的有源区。
进一步的改进是，所述栅极对应的原件包括核心原件和输入输出原件。
进一步的改进是，所述原件为场效应晶体管。
进一步的改进是，所述原件包括n型场效应晶体管和p型场效应晶体管。
进一步的改进是，步骤四的所述侧墙形成之后还包括在所述栅极两侧的所述半导体衬底表面形成原件的源区和漏区的步骤。
进一步的改进是，在形成所述原件的源区和漏区的过程中包括原件增强工艺，所述原件增强工艺使相应的所述原件的栅极的高度降低，增加各所述栅极之间的高度差。
进一步的改进是，所述原件增强工艺为锗硅工艺。
进一步的改进是，所述原件增强工艺在所述p型场效应晶体管的源区或漏区形成锗硅层。
进一步的改进是，所述场氧化层为浅沟槽场氧，采用浅沟槽隔离工艺形成。
进一步的改进是，步骤四中所述侧墙的氮化层材料还覆盖在对应的所述栅极的所述硬质掩膜层的表面。
进一步的改进是，步骤八中的氮化层刻蚀将各所述栅极的所述第二氧化层顶部的所述侧墙的氮化层材料和所述接触孔刻蚀停止层都去除。
本发明在栅极光刻刻蚀完成后，针对在同一半导体衬底上的栅极高度会出现高低不平的情形，本发明并不直接采用光刻胶回刻然后进行栅极顶部的硬质掩模层的化学机械研磨来实现栅极高度的一致性控制，而是结合了后续的接触孔刻蚀停止层和层间膜的工艺，在接触孔刻蚀停止层和层间膜形成之后，首先以氮化层组成的接触孔刻蚀停止层为停止层对氧化层组成的层间膜进行第一次化学机械研磨；接着进行氮化层的刻蚀，氮化层的被去除区域自动对准于栅极的第二氧化层顶部，故不需要采用光罩就能实现将栅极的第二氧化层顶部氮化层去除；在第二氧化层的顶部区域打开之后，接着进行第二氧化层的回刻，第二氧化层的回刻会停止在第一氮化层上，同时层间膜的厚度也会减薄，第二氧化层和层间膜的回刻同样不需要采用光罩定义；经过第二氧化层顶部的氮化层回刻和第二氧化层的回刻之后，高于多晶硅栅顶部表面的氧化层和氮化层的残余量大大减小，这样直接以多晶硅栅为停止层进行第二次化学机械研磨后能够将残留于高于多晶硅栅顶部表面的氧化层和氮化层轻易去除，并实现栅极结构的平坦化，使得半导体衬底各区域的栅极的高度由多晶硅栅的顶部表面决定，从而能实现稳定控制栅极的高度并提高栅极高度的一致性。
由上可知，本发明通过第一次化学机械研磨、两次回刻和第二次化学机械研磨工艺就实现了对栅极的高度的很好的控制，整个工艺过程不需要光罩，能减少产品的光罩成本；而且栅极的顶部表面能很好的稳定在多晶硅栅的顶部表面，所以能大大提高栅极高度的一致性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有栅极的制造方法形成的栅极的结构图；
图2A-图2B是图1所示的栅极进行后续的硬质掩模层的回刻工艺的各步骤中的结构图；
图3是本发明实施例方法的流程图；
图4A-图4G是本发明实施例方法各步骤中的器件结构图。
具体实施方式
如图3所示，是本发明实施例方法的流程图；如图4A至图4G所示，是本发明实施例方法各步骤中的器件结构图，本发明实施例栅极的制造方法包括如下步骤：
步骤一、如图4A所示，提供一半导体衬底1，在所述半导体衬底1表面依次形成栅介质层和多晶硅栅3。
所述半导体衬底1为硅衬底。
所述栅介质层为栅氧化层。
所述半导体衬底1中形成有场氧化层2，由所述场氧化层2隔离出有源区。所述场氧化层2为浅沟槽场氧，采用浅沟槽隔离工艺形成。
所述有源区包括核心区域对应的有源区和输入输出区域对应的有源区。
所述栅极对应的原件包括核心原件和输入输出原件。
所述原件为场效应晶体管。所述原件包括n型场效应晶体管和p型场效应晶体管。
步骤二、如图4A所示，在所述多晶硅栅3的表面形成硬质掩模层；所述硬质掩膜层由第一氮化层4和第二氧化层5叠加而成。
步骤三、如图4A所示，进行光刻刻蚀形成多个栅极，各所述栅极由刻蚀后的所述栅介质层、所述多晶硅栅3和所述硬质掩模层叠加而成。
步骤四、如图4A所示，在各所述栅极的侧面形成由氮化层材料组成的侧墙7。
所述侧墙7形成之后还包括在所述栅极两侧的所述半导体衬底1表面形成原件的源区和漏区的步骤。
在形成所述原件的源区和漏区的过程中包括原件增强工艺，所述原件增强工艺使相应的所述原件的栅极的高度降低，增加各所述栅极之间的高度差。所述原件增强工艺为锗硅工艺。所述原件增强工艺在所述p型场效应晶体管的源区或漏区形成锗硅层6。
图4A中的显示了核心nFET401、核心pFET402，输入输出nFET403，输入输出pFET404。本发明实施例在所述原件增强工艺完成后，栅极的高度的一致性会变差，如图4A中，虚线圈405所示，参考虚线BB所示可知，各栅极的高度的差异由于形成所述原件增强工艺的影响变得较大。
图4A中，所述侧墙7的氮化层材料还覆盖在核心nFET401和输入输出nFET403的所述栅极的所述硬质掩膜层的表面。
步骤五、如图4B所示，形成由氮化层组成的接触孔刻蚀停止层8，所述接触孔刻蚀停止层8覆盖在所述栅极的顶部的所述硬质掩膜层表面、所述侧墙7的侧面以及所述栅极之间的所述半导体衬底1表面。
步骤六、如图4C所示，形成由氧化层组成的层间膜9，所述层间膜9将所述栅极之间的间隙完全填充并延伸到所述栅极的顶部。
步骤七、如图4D所示，以所述接触孔刻蚀停止层8为停止层进行氧化层的第一次化学机械研磨，所述第一次化学机械研磨将所述层间膜9减薄并将所述栅极顶部的所述接触孔刻蚀停止层8表面露出。
步骤八、如图4E所示，进行氮化层刻蚀将各所述栅极的所述第二氧化层5顶部的氮化层都去除。
对于核心nFET401和输入输出nFET403，氮化层刻蚀将各所述栅极的所述第二氧化层5顶部的所述侧墙7的氮化层材料和所述接触孔刻蚀停止层8都去除。
对于核心pFET402和输入输出pFET404，氮化层刻蚀将各所述栅极的所述第二氧化层5顶部的所述接触孔刻蚀停止层8去除。
步骤九、如图4F所示，进行氧化层的刻蚀将所述栅极顶部的所述第二氧化层5去除，所述栅极之间所述层间膜9的厚度同步减少。
步骤十、如图4G所示，以所述多晶硅栅3为停止层进行第二次化学机械研磨，所述第二次化学机械研磨同时对高于所述多晶硅栅3顶部表面的残余的氮化层和氧化层进行研磨实现所述栅极的平坦化。
本发明实施例在栅极光刻刻蚀完成后，针对在同一半导体衬底1上的栅极高度会出现高低不平的情形，本发明实施例并不直接采用光刻胶回刻然后进行栅极顶部的硬质掩模层的化学机械研磨来实现栅极高度的一致性控制，而是结合了后续的接触孔刻蚀停止层8和层间膜9的工艺，在接触孔刻蚀停止层8和层间膜9形成之后，首先以氮化层组成的接触孔刻蚀停止层8为停止层对氧化层组成的层间膜9进行第一次化学机械研磨；接着进行氮化层的刻蚀，氮化层的被去除区域自动对准于栅极的第二氧化层5顶部，故不需要采用光罩就能实现将栅极的第二氧化层5顶部氮化层去除；在第二氧化层5的顶部区域打开之后，接着进行第二氧化层5的回刻，第二氧化层5的回刻会停止在第一氮化层4上，同时层间膜9的厚度也会减薄，第二氧化层5和层间膜9的回刻同样不需要采用光罩定义；经过第二氧化层5顶部的氮化层回刻和第二氧化层5的回刻之后，高于多晶硅栅3顶部表面的氧化层和氮化层的残余量大大减小，这样直接以多晶硅栅3为停止层进行第二次化学机械研磨后能够将残留于高于多晶硅栅3顶部表面的氧化层和氮化层轻易去除，并实现栅极结构的平坦化，使得半导体衬底1各区域的栅极的高度由多晶硅栅3的顶部表面决定，从而能实现稳定控制栅极的高度并提高栅极高度的一致性。
由上可知，本发明实施例通过第一次化学机械研磨、两次回刻和第二次化学机械研磨工艺就实现了对栅极的高度的很好的控制，整个工艺过程不需要光罩，能减少产品的光罩成本；而且栅极的顶部表面能很好的稳定在多晶硅栅3的顶部表面，所以能大大提高栅极高度的一致性。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种栅极的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面依次形成栅介质层和多晶硅栅；
步骤二、在所述多晶硅栅的表面形成硬质掩模层；所述硬质掩模层由第一氮化层和第二氧化层叠加而成；
步骤三、进行光刻刻蚀形成多个栅极，各所述栅极由刻蚀后的所述栅介质层、所述多晶硅栅和所述硬质掩模层叠加而成；
步骤四、在各所述栅极的侧面形成由氮化层材料组成的侧墙；
步骤五、形成由氮化层组成的接触孔刻蚀停止层，所述接触孔刻蚀停止层覆盖在所述栅极的顶部的所述硬质掩模层表面、所述侧墙的侧面以及所述栅极之间的所述半导体衬底表面；
步骤六、形成由氧化层组成的层间膜，所述层间膜将所述栅极之间的间隙完全填充并延伸到所述栅极的顶部；
步骤七、以所述接触孔刻蚀停止层为停止层进行氧化层的第一次化学机械研磨，所述第一次化学机械研磨将所述层间膜减薄并将所述栅极顶部的所述接触孔刻蚀停止层表面露出；
步骤八、进行氮化层刻蚀将各所述栅极的所述第二氧化层顶部的氮化层都去除，所述氮化层刻蚀为对氧化层具有选择性的刻蚀；
步骤九、进行氧化层的刻蚀将所述栅极顶部的所述第二氧化层去除，所述栅极之间所述层间膜的厚度同步减少；
步骤十、以所述多晶硅栅为停止层进行第二次化学机械研磨，所述第二次化学机械研磨同时对高于所述多晶硅栅顶部表面的残余的氮化层和氧化层进行研磨实现所述栅极的平坦化。
2.如权利要求1所述的栅极的制造方法，其特征在于：所述半导体衬底为硅衬底。
3.如权利要求1所述的栅极的制造方法，其特征在于：所述栅介质层为栅氧化层。
4.如权利要求1所述的栅极的制造方法，其特征在于：步骤一提供的所述半导体衬底中形成有场氧化层，由所述场氧化层隔离出有源区。
5.如权利要求4所述的栅极的制造方法，其特征在于：所述有源区包括核心区域对应的有源区和输入输出区域对应的有源区。
6.如权利要求5所述的栅极的制造方法，其特征在于：所述栅极对应的半导体器件包括核心半导体器件和输入输出半导体器件。
7.如权利要求6所述的栅极的制造方法，其特征在于：所述半导体器件为场效应晶体管。
8.如权利要求7所述的栅极的制造方法，其特征在于：所述半导体器件包括n型场效应晶体管和p型场效应晶体管。
9.如权利要求8所述的栅极的制造方法，其特征在于：步骤四的所述侧墙形成之后还包括在所述栅极两侧的所述半导体衬底表面形成半导体器件的源区和漏区的步骤。
10.如权利要求9所述的栅极的制造方法，其特征在于：在形成所述半导体器件的源区和漏区的过程中包括半导体器件增强工艺，所述半导体器件增强工艺使相应的所述半导体器件的栅极的高度降低，增加各所述栅极之间的高度差。
11.如权利要求10所述的栅极的制造方法，其特征在于：所述半导体器件增强工艺为锗硅工艺。
12.如权利要求11所述的栅极的制造方法，其特征在于：所述半导体器件增强工艺在所述p型场效应晶体管的源区或漏区形成锗硅层。
13.如权利要求4所述的栅极的制造方法，其特征在于：所述场氧化层为浅沟槽场氧，采用浅沟槽隔离工艺形成。
14.如权利要求1所述的栅极的制造方法，其特征在于：步骤四中所述侧墙的氮化层材料还覆盖在对应的所述栅极的所述硬质掩模层的表面。
15.如权利要求14所述的栅极的制造方法，其特征在于：步骤八中的氮化层刻蚀将各所述栅极的所述第二氧化层顶部的所述侧墙的氮化层材料和所述接触孔刻蚀停止层都去除。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109545676B (zh) * 2018-11-22 2021-06-15 上海华力集成电路制造有限公司 半导体器件栅极高度平坦化方法
CN109637979B (zh) * 2018-12-19 2020-11-20 上海华力集成电路制造有限公司 栅极的制造方法
CN109950207B (zh) * 2019-03-04 2021-04-13 上海华力集成电路制造有限公司 栅极的制造方法
CN110391184B (zh) * 2019-07-24 2021-10-15 上海华力集成电路制造有限公司 第零层层间膜的制造方法
CN111477590B (zh) * 2020-04-26 2023-08-11 上海华力集成电路制造有限公司 栅极制作方法
CN112701034B (zh) * 2020-12-25 2024-04-26 上海华力集成电路制造有限公司 栅极的制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103311184A (zh) * 2012-03-12 2013-09-18 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法，cmos的形成方法
CN103871968A (zh) * 2012-12-18 2014-06-18 中芯国际集成电路制造(上海)有限公司 Mos晶体管的制作方法
US9034564B1 (en) * 2013-07-26 2015-05-19 Western Digital (Fremont), Llc Reader fabrication method employing developable bottom anti-reflective coating
CN105448832A (zh) * 2014-08-21 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制作方法
CN106571294A (zh) * 2015-10-13 2017-04-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN106935493A (zh) * 2015-12-29 2017-07-07 台湾积体电路制造股份有限公司 形成半导体装置的方法
CN107403835A (zh) * 2016-05-19 2017-11-28 联芯集成电路制造(厦门)有限公司 半导体装置及其制作工艺

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5925721B2 (ja) * 2012-05-08 2016-05-25 信越化学工業株式会社 有機膜材料、これを用いた有機膜形成方法及びパターン形成方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103311184A (zh) * 2012-03-12 2013-09-18 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法，cmos的形成方法
CN103871968A (zh) * 2012-12-18 2014-06-18 中芯国际集成电路制造(上海)有限公司 Mos晶体管的制作方法
US9034564B1 (en) * 2013-07-26 2015-05-19 Western Digital (Fremont), Llc Reader fabrication method employing developable bottom anti-reflective coating
CN105448832A (zh) * 2014-08-21 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制作方法
CN106571294A (zh) * 2015-10-13 2017-04-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN106935493A (zh) * 2015-12-29 2017-07-07 台湾积体电路制造股份有限公司 形成半导体装置的方法
CN107403835A (zh) * 2016-05-19 2017-11-28 联芯集成电路制造(厦门)有限公司 半导体装置及其制作工艺

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