CN103311184A - 晶体管的形成方法，cmos的形成方法 - Google Patents
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Abstract
一种晶体管的形成方法，一种CMOS的形成方法；其中，所述晶体管的形成方法包括：提供半导体衬底，所述半导体衬底表面依次形成有栅介质层、栅电极层和硬掩膜层，所述栅介质层、栅电极层和硬掩膜层两侧依次形成有第一侧墙和伪侧墙；在紧邻所述伪侧墙两侧的半导体衬底内形成应力衬垫层；在形成应力衬垫层后，去除所述伪侧墙，再在所述第一侧墙外侧表面形成第二侧墙；在形成第二侧墙后，对所述应力衬垫层进行离子注入，再在所述应力衬垫层内形成自对准硅化物层，所述自对准硅化物层的表面与应力衬垫层表面齐平；在形成自对准硅化物层后，去除所述硬掩膜层。本发明所述晶体管的形成方法能够提高沟道区载流子的迁移率，提高晶体管的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶体管的形成方法，一种CMOS的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件为了达到更高的运算速度、更大的数据存储量、以及更多的功能，半导体器件朝向更高的元件密度、更高的集成度方向发展。因此，互补金属氧化物半导体(Complementary MetalOxide Semiconductor，CMOS)晶体管的栅极变得越来越细且长度变得比以往更短。然而，栅极的尺寸变化会影响半导体器件的电学性能，目前，主要通过控制载流子迁移率来提高半导体器件性能。该技术的一个关键要素是控制晶体管沟道中的应力。比如适当控制应力，提高了载流子(n-沟道晶体管中的电子，p-沟道晶体管中的空穴)迁移率，就能提高驱动电流。因而应力可以极大地提高晶体管的性能。
因为硅、锗具有相同的晶格结构，即“金刚石”结构，在室温下，锗的晶格常数大于硅的晶格常数，所以在PMOS晶体管的源/漏区形成硅锗(SiGe)，可以引入硅和锗硅之间晶格失配形成的压应力，进一步提高压应力，提高PMOS晶体管的性能。相应地，在NMOS晶体管的源/漏区形成硅碳(SiC)可以引入硅和硅碳之间晶格失配形成的拉应力，进一步提高拉应力，提高NMOS晶体管的性能。而由于NMOS晶体管的载流子是电子，电子本身的迁移率相对PMOS晶体管的空穴而言要高，因此现有技术通常只在PMOS晶体管内的源/漏区形成西格玛形的硅锗的应力衬垫层，以提高应力，提高空穴的迁移率。
现有技术中，具有应力衬垫层的PMOS晶体管的形成方法为：
请参考图1，提供半导体衬底100，所述半导体衬底100表面形成有栅极结构。
所述栅极结构包括：形成于半导体衬底100表面的栅介质层110，形成于栅介质层110表面的栅电极层111，以及形成于所述栅介质层110、栅电极层111两侧的侧墙112。
请参考图2，采用干法刻蚀紧邻所述栅极结构两侧的半导体衬底100，并形成开口102。
请参考图3，采用湿法刻蚀所述开口102，使所述开口102靠近沟道区的顶角向沟道区延伸，变成西格玛(sigma，∑)形。
请参考图4，在所述开口102(请参考图3)内形成应力衬垫层103。
所述应力衬垫层103的材料为硅锗，所述形成应力衬垫层103的工艺为选择外延沉积工艺。
然而，以现有技术形成的具有应力衬垫层的晶体管提供至沟道区的应力有限，对于沟道区的载流子迁移率的提高较小，导致所形成的晶体管的性能提高有限。
更多关于具有应力衬垫层的晶体管的形成方法请参考公开号为US2007/0072380A1的美国专利文件。
发明内容
本发明解决的问题是，提高所形成的晶体管提供至沟道区的应力，提高载流子的迁移率，从而提高所形成的晶体管的性能以及可靠性。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：
提供半导体衬底，所述半导体衬底表面形成有栅介质层，所述栅介质层表面形成有栅电极层，所述栅电极层表面形成有硬掩膜层，所述栅介质层、栅电极层和硬掩膜层两侧形成有第一侧墙，所述第一侧墙外侧表面形成有伪侧墙；
在紧邻所述伪侧墙两侧的半导体衬底内形成应力衬垫层；
在形成应力衬垫层后，去除所述伪侧墙；
在去除所述伪侧墙后，在所述第一侧墙外侧表面形成第二侧墙；
在形成第二侧墙后，对所述应力衬垫层进行离子注入；
对所述应力衬垫层进行离子注入后，在所述应力衬垫层内形成自对准硅化物层，所述自对准硅化物层的表面与应力衬垫层表面齐平；
在形成自对准硅化物层后，去除所述硬掩膜层。
可选的，所述应力衬垫层的形成方法包括：以硬掩膜层为掩膜，对紧邻伪侧墙两侧的半导体衬底进行干法刻蚀，形成开口；对所述开口进行湿法刻蚀，使湿法刻蚀后的开口具有顶角，所述顶角靠近栅介质层边界的延长线，且所述顶角向栅介质层下方的半导体衬底内延伸；在所述开口中填充满硅锗或掺杂硼的硅锗。
可选的，所述应力衬垫层的形状为西格玛形。
可选的，所述硬掩膜层包括位于栅电极层表面的第一硬掩膜层，和位于第一硬掩膜层表面的第二硬掩膜层。
可选的，所述第二硬掩膜层在去除所述伪侧墙的同时被去除。
可选的，所述第一硬掩膜层的材料为氮化钛、氮化铊、氮化钨或氧化铝。
可选的，所述第二硬掩膜层的材料为氮化硅。
可选的，所述伪侧墙的材料为氮化硅。
可选的，所述第一侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。
可选的，所述第二侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。
可选的，所述第一硬掩膜层的厚度为10埃～50埃。
可选的，所述第二硬掩膜层的厚度为50埃～200埃。
可选的，所述去除伪侧墙和第二硬掩膜层的工艺为湿法刻蚀。
可选的，所述湿法刻蚀工艺中，伪侧墙和第一硬掩膜层之间具有的刻蚀选择比，且所述刻蚀选择比的比值大于15；第二硬掩膜层和第一硬掩膜层之间具有的刻蚀选择比，且所述刻蚀选择比的比值大于15。
可选的，所述自对准硅化物层的材料为镍硅。
可选的，所述填充满硅锗或掺杂硼的硅锗的工艺为选择性外延沉积工艺。
本发明还提供一种CMOS的形成方法，包括：
提供半导体衬底，所述半导体衬底具有PMOS区和NMOS区，所述PMOS区和NMOS区的半导体衬底表面分别形成有栅介质层，所述栅介质层表面形成有栅电极层，所述栅电极层表面形成有硬掩膜层，所述栅介质层、栅电极层和硬掩膜层两侧形成有第一侧墙，所述第一侧墙外侧表面形成有伪侧墙；
在PMOS区紧邻所述伪侧墙外侧的半导体衬底内形成应力衬垫层；
在形成应力衬垫层后，去除所述PMOS区和NMOS区的伪侧墙；
在去除所述伪侧墙后，分别在所述PMOS区和NMOS区的第一侧墙外侧表面形成第二侧墙；
在形成第二侧墙后，对PMOS区的应力衬垫层进行离子注入；对NMOS区紧邻所述第二侧墙外侧的半导体衬底内进行离子注入；
在进行离子注入后，在PMOS区的应力衬垫层内形成自对准硅化物层，所述自对准硅化物层的表面与应力衬垫层表面齐平；在NMOS区紧邻所述第二侧墙外侧的半导体衬底内形成自对准硅化物层，所述自对准硅化物层的表面与半导体衬底表面齐平；
在形成自对准硅化物层后，去除所述PMOS区和NMOS区的硬掩膜层。
可选的，所述应力衬垫层的形成方法包括：以硬掩膜层为掩膜，对紧邻伪侧墙两侧的半导体衬底进行干法刻蚀，形成开口；对所述开口进行湿法刻蚀，使湿法刻蚀后的开口具有顶角，所述顶角靠近栅介质层边界的延长线，且所述顶角向栅介质层下方的半导体衬底内延伸；在所述开口中填充满硅锗或掺杂硼的硅锗。
可选的，所述应力衬垫层的形状为西格玛形。
可选的，所述硬掩膜层包括位于栅电极层表面的第一硬掩膜层，和位于第一硬掩膜层表面的第二硬掩膜层。
可选的，所述第二硬掩膜层在去除伪侧墙时同时被去除。
可选的，所述第一硬掩膜层的材料为氮化钛、氮化铊、氮化钨或氧化铝。
可选的，所述第二硬掩膜层的材料为氮化硅。
可选的，所述伪侧墙的材料为氮化硅。
可选的，所述第一侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。
可选的，所述第二侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。
可选的，所述第一硬掩膜层的厚度为10埃～50埃。
可选的，所述第二硬掩膜层的厚度为50埃～200埃。
可选的，所述去除伪侧墙和第二硬掩膜层的工艺为湿法刻蚀。
可选的，所述湿法刻蚀工艺中，伪侧墙和第一硬掩膜层之间具有的刻蚀选择比，且所述刻蚀选择比的比值大于15；第二硬掩膜层和第一硬掩膜层之间具有的刻蚀选择比，且所述刻蚀选择比的比值大于15。
可选的，所述自对准硅化物层的材料为镍硅。
可选的，所述填充满硅锗或掺杂硼的硅锗的工艺为选择性外延沉积工艺。
与现有技术相比，本发明具有以下优点：
本发明实施例的晶体管的形成方法，能够提高载流子的迁移率。所述晶体管的形成方法为：首先在第一侧墙的两侧形成伪侧墙，在伪侧墙两侧的半导体衬底内形成应力衬垫层，再去除伪侧墙形成第二侧墙；通过所述晶体管的形成方法，能够防止栅电极层两侧的侧墙减薄的问题；现有的形成具有应力衬垫层的晶体管的工艺中，会经过干法刻蚀和湿法刻蚀，会造成栅电极层两侧的侧墙减薄；所述侧墙减薄会导致应力衬垫层的应力传递至侧墙上，使沟道区的应力减小，载流子迁移率降低；在形成应力衬垫层后，完全去除伪侧墙再形成第二侧墙，能够精确控制最终形成的侧墙厚度，使所形成的半导体器件的性能提高。
进一步的，所述硬掩膜层中的第二硬掩膜层能够在干法刻蚀和湿法刻蚀工艺中保护第一硬掩膜层；所述硬掩膜层中的第一硬掩膜层，能够在形成自对准硅化物层时保护栅电极层表面，防止在栅电极层表面形成自对准硅化物层，减少了材料浪费；由于栅电极层表面形成有第一硬掩膜层和第二硬掩膜层进行保护，能够有效地控制栅电极层的高度，提高晶体管的性能。
进一步的，所述湿法刻蚀工艺中，所述湿法刻蚀工艺中，伪侧墙和第一硬掩膜层之间具有的刻蚀选择比，第二硬掩膜层和第一硬掩膜层之间具有的刻蚀选择比，则所述刻蚀选择比能够保证在有效去除伪侧墙和第二硬掩膜层的同时保留第一硬掩膜层，用于在后续自对准硅化物层形成的过程中保护栅电极层顶部。
本发明实施例的CMOS的形成方法，能够提高载流子的迁移率。所述CMOS的形成方法在第一侧墙的两侧形成伪侧墙，之后在PMOS区的紧邻伪侧墙的两侧形成应力衬垫层，再去除伪侧墙形成第二侧墙；所述CMOS的形成方法能够防止现有工艺中，PMOS区的侧墙减薄比NMOS区侧墙减薄严重的问题，从而提高沟道区的应力，载流子迁移率提高；在形成应力衬垫层后，完全去除伪侧墙再形成第二侧墙，能够精确控制最终形成的侧墙厚度，使所形成的半导体器件的性能提高。且所述CMOS的形成方法工艺简便，易于实施，且适用于量产。
附图说明
图1至图4是现有技术具有应力衬垫层的PMOS晶体管的形成方法的剖面结构示意图；
图5是本发明实施例的晶体管的形成方的流程示意图；
图6至图10是本发明实施例的晶体管的形成方法的剖面结构示意图；
图11是本发明实施例的CMOS的形成方法的流程示意图；
图12至图16是本发明实施例的CMOS的形成方法的剖面结构示意图。
具体实施方式
如背景技术所述，以现有技术形成的具有应力衬垫层的晶体管，提供至沟道区的应力有限，对于沟道区的载流子迁移率的提高较小，导致所形成的晶体管的性能提高有限。
经研究，发明人发现现有技术形成的具有应力衬垫层的晶体管的迁移率的提高较小的原因是，现有的形成的具有应力衬垫层的晶体管的方法中，会在紧邻侧墙两侧的半导体衬底内进行干法刻蚀和湿法刻蚀形成西格玛形的开口，从而造成栅极结构中的侧墙在干法刻蚀和湿法刻蚀过程中被减薄；而减薄的侧墙容易使应力衬垫层形成的应力传递到侧墙上，因此沟道区的获得的应力减小，导致沟道区的载流子迁移率提高不明显，影响晶体管的性能。
为了解决上述问题，本发明的发明人提供一种晶体管的形成方法，请参考图5，为本发明实施例的晶体管的形成方法的流程示意图，包括：
步骤S101，提供半导体衬底，所述半导体衬底表面形成有栅介质层，所述栅介质层表面形成有栅电极层，所述栅电极层表面形成有硬掩膜层，所述栅介质层、栅电极层和硬掩膜层两侧形成有第一侧墙，所述第一侧墙外侧表面形成有伪侧墙；
步骤S102，在紧邻所述伪侧墙两侧的半导体衬底内形成应力衬垫层；
步骤S103，在形成应力衬垫层后，去除所述伪侧墙；
步骤S104，在去除所述伪侧墙后，在所述第一侧墙外侧表面形成第二侧墙；
步骤S105，在形成第二侧墙后，对所述应力衬垫层进行离子注入；
步骤S106，对所述应力衬垫层进行离子注入后，在所述应力衬垫层内形成自对准硅化物层，所述自对准硅化物层的表面与应力衬垫层表面齐平；
步骤S107，在形成自对准硅化物层后，去除所述硬掩膜层。
本发明实施例的晶体管的形成方法，能够提高载流子的迁移率。所述晶体管的形成方法为：首先在第一侧墙的两侧形成伪侧墙，在伪侧墙两侧的半导体衬底内形成应力衬垫层，再去除伪侧墙形成第二侧墙；通过所述晶体管的形成方法，能够防止栅电极层两侧的侧墙减薄的问题；现有的形成具有应力衬垫层的晶体管的工艺中，会经过干法刻蚀和湿法刻蚀，会造成栅电极层两侧的侧墙减薄；所述侧墙减薄会导致应力衬垫层的应力传递至侧墙上，使沟道区的应力减小，载流子迁移率降低；在形成应力衬垫层后，完全去除伪侧墙再形成第二侧墙，能够精确控制最终形成的侧墙厚度，使所形成的半导体器件的性能提高。
以下将结合具体实施例进行详细说明，图6至图10为本发明实施例的晶体管的形成方法的剖面结构示意图。
请参考图6，提供半导体衬底300，所述半导体衬底300表面形成有栅介质层303，所述栅介质层303表面形成有栅电极层304，所述栅电极层304表面形成有硬掩膜层，所述栅介质层303、栅电极层304和硬掩膜层两侧形成有第一侧墙307，所述第一侧墙307外侧表面形成有伪侧墙308。
所述半导体衬底300的材料为单晶硅，用于为后续工艺提供工作平台。
所述栅介质层303的材料为氧化硅、氧化铪、氧化铝、氮氧化硅、或高K介质材料；所述栅电极层304的材料为多晶硅；所述第一侧墙307的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；所述伪侧墙308的材料为氮化硅。
所述栅介质层303、栅电极层304和硬掩膜层通过沉积工艺和刻蚀工艺在半导体衬底300表面形成；在所述栅介质层303、栅电极层304、硬掩膜层和半导体衬底300表面沉积形成第一侧墙层，在所述第一侧墙层表面形成伪侧墙层，通过回刻蚀工艺形成第一侧墙307和伪侧墙308。
所述伪侧墙308用于在后续工艺中，确定所形成的应力衬垫层的位置，并为后续工艺所形成的第二侧墙占据空间，在后续工艺中去除伪侧墙308并形成第二侧墙，则可以解决现有形成具有应力衬垫侧的晶体管的工艺中，经过干法刻蚀和湿法刻蚀，对侧墙减薄的问题，提高了沟道区的应力，所形成的晶体管的性能提高。
需要说明的是，所述硬掩膜层包括位于栅电极层304表面的第一硬掩膜层305，和位于第一硬掩膜层305表面的第二硬掩膜层306。
所述第一硬掩膜层305的材料为氮化钛、氮化铊、氮化钨或氧化铝，厚度为10埃～50埃；所述第一硬掩膜层305用于在后续工艺中，形成第二侧墙时，以及形成自对准硅化物层时，保护栅电极层304表面。
所述第二硬掩膜层306的材料为氮化硅，厚度为50埃～200埃；所述第二硬掩膜层306用于保护第一硬掩膜层305表面，防止第一硬掩膜层305在后续干法刻蚀和湿法刻蚀工艺中被减薄；采用氮化硅，则第二硬掩膜层306可以在后续工艺中与伪侧墙308一起去除，使工艺简化。
请参考图7，在紧邻所述伪侧墙308两侧的半导体衬底300内形成应力衬垫层309。
在伪侧墙308两侧的半导体衬底300内形成应力衬垫层309，能够提高所形成的晶体管沟道区的应力，从而提高沟道区载流子的迁移率，提高所形成的晶体管的性能。
所述应力衬垫层309的材料为硅锗或掺杂硼的硅锗，所述应力衬垫层309的形状为西格玛形；所述应力衬垫层309的形成工艺为：以第二硬掩膜层306为掩膜，对紧邻伪侧墙308两侧的半导体衬底进行干法刻蚀，形成开口；对所述开口进行湿法刻蚀，使湿法刻蚀后的西格玛形的开口具有顶角，所述顶角靠近栅介质层303边界的延长线，且所述顶角向栅介质层303下方的半导体衬底300内延伸；在所述开口中填充满硅锗或掺杂硼的硅锗。
所述干法刻蚀的气体为氯气、溴化氢或氯气和溴化氢的混合气体；所述干法刻蚀的工艺为：溴化氢的流量为200-800sccm，氯气的流量为20-100sccm，惰性气体的流量为50-1000sccm，刻蚀腔室的压力为2-200毫托，刻蚀时间为15-60s。
所述湿法刻蚀的刻蚀液为氢氧化钾(KOH)、氨水(NH4OH)或四甲基氢氧化氨(TMAH)。
在干法刻蚀和湿法刻蚀过程中，伪侧墙308被减薄，然而应力衬垫层309的位置已由伪侧墙308所确定，且为后续工艺所形成的第二侧墙预留了足够的空间，在后续工艺中去除伪侧墙308并形成第二侧墙，则可以解决现有工艺中晶体管的侧墙减薄的问题。
所述填充满硅锗或掺杂硼的硅锗的工艺为选择性外延沉积工艺，所述选择性外延沉积工艺的参数范围为：温度为550℃-800℃，压强为5-20Torr，SiH2Cl2、SiH4或Si2H6的流量为30-500sccm，HCl的流量为50-500sccm，H2的流量为5slm-50slm，GeH4的流量为5sccm-500sccm。
请参考图8，在形成应力衬垫层309后，去除所述伪侧墙308(请参考图7)。
需要说明的是，所述第二硬掩膜层306(请参考图7)在去除所述伪侧墙308的同时被去除，简化了工艺。
所述去除伪侧墙308和第二硬掩膜层306的工艺为湿法刻蚀，所述湿法刻蚀的刻蚀液为磷酸溶液；由于所述第二硬掩膜层306和伪侧墙308的材料为氮化硅，则采用磷酸溶液作为刻蚀液能够较易去除氮化硅。
在所述湿法刻蚀工艺过程中，第一硬掩膜层305和第一侧墙307用于避免栅介质层303和栅电极层304受损；所述湿法刻蚀工艺中，伪侧墙308和第一硬掩膜层305之间具有的刻蚀选择比，且所述刻蚀选择比的比值大于15；第二硬掩膜层306和第一硬掩膜层305之间具有的刻蚀选择比，且所述刻蚀选择比的比值大于15；所述刻蚀选择比较大，可以保证在彻底去除伪侧墙308和第二硬掩膜层306时，第一硬掩膜层305得以保留，从而使栅电极层304表面经过湿法刻蚀后不会暴露，在后续工艺形成自对准硅化物层的过程中，不会使自对准硅化物层在栅电极层304表面形成，避免了材料浪费，保护了栅电极层304表面，且控制了栅电极层304的高度。
请参考图9，在去除所述伪侧墙308(请参考图7)后，在所述第一侧墙307外侧表面形成第二侧墙310；在形成第二侧墙310后，对所述应力衬垫层309进行离子注入。
所述第二侧墙310的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；所述第二侧墙310的形成工艺为：通过沉积工艺在所述半导体衬底300、第一侧墙307和第一硬掩膜层305表面形成第二侧墙层，通过回刻蚀工艺形成第二侧墙310。
以第二侧墙310和第一硬掩膜层305为掩膜，对所述应力衬垫层309进行离子注入，所述离子注入的离子包括硼离子和铟离子。
请参考图10，对所述应力衬垫层309进行离子注入后，在所述应力衬垫层309内形成自对准硅化物层311，所述自对准硅化物层311的表面与应力衬垫层309的表面齐平；在形成自对准硅化物层311后，去除所述第一硬掩膜层305(请参考图9)。
所述自对准硅化物层311的材料为镍硅(NiSi)，所述自对准硅化物层311用于增加源/漏区之间的沟道区的应力，从而使载流子的迁移率提高，增强晶体管的性能。
所述自对准硅化物层311的形成方法为：在所述应力衬垫层309表面覆盖硅外延层，形成覆盖所述硅外延层的镍金属层；采用第一退火工艺在应力衬垫层309表面和所述硅外延层内形成第一金属硅化物层；去除未反应的镍金属层；采用第二退火工艺对第一金属硅化物层进行退火，在所述应力衬垫层309内形成自对准硅化物层311。
所述第一硬掩膜层305的去除工艺为：在第一退火工艺后，通过刻蚀法在去除未反应的镍金属层时一起去除；或在自对准金属硅化物层311形成之后通过刻蚀工艺或化学机械抛光工艺去除。
需要说明的是，当栅介质层303的材料为高K材料时，在形成自对准硅化物层311，并去除第一硬掩膜层305之后，需去除多晶硅的栅电极层304，并填充金属形成金属电极层，形成高K/金属栅电极。
本实施例的晶体管的形成方法，能够提高载流子的迁移率。所述晶体管的形成方法为：首先在第一侧墙307的两侧形成伪侧墙308，在伪侧墙308两侧的半导体衬底内形成应力衬垫层309，再去除伪侧墙308形成第二侧墙310；通过所述晶体管的形成方法，能够防止栅电极层304两侧的侧墙减薄的问题，且使所形成的侧墙尺寸更精确，从而提高载流子的迁移率。
本发明的发明人提供一种CMOS的形成方法，请参考图11，为本发明实施例的CMOS的形成方法的流程示意图，包括：
步骤S201，提供半导体衬底，所述半导体衬底具有PMOS区和NMOS区，所述PMOS区和NMOS区的半导体衬底表面分别形成有栅介质层，所述栅介质层表面形成有栅电极层，所述栅电极层表面形成有硬掩膜层，所述栅介质层、栅电极层和硬掩膜层两侧形成有第一侧墙，所述第一侧墙外侧表面形成有伪侧墙；
步骤S202，在PMOS区紧邻所述伪侧墙外侧的半导体衬底内形成应力衬垫层；
步骤S203，在形成应力衬垫层后，去除所述PMOS区和NMOS区的伪侧墙；
步骤S204，在去除所述伪侧墙后，分别在所述PMOS区和NMOS区的第一侧墙外侧表面形成第二侧墙；
步骤S205，在形成第二侧墙后，对PMOS区的应力衬垫层进行离子注入；对NMOS区紧邻所述第二侧墙外侧的半导体衬底内进行离子注入；
步骤S207，在进行离子注入后，在PMOS区的应力衬垫层内形成自对准硅化物层，所述自对准硅化物层的表面与应力衬垫层表面齐平；在NMOS区紧邻所述第二侧墙外侧的半导体衬底内形成自对准硅化物层，所述自对准硅化物层的表面与半导体衬底表面齐平；
步骤S209，在形成自对准硅化物层后，去除所述PMOS区和NMOS区的硬掩膜层。
本发明实施例的CMOS的形成方法，能够提高载流子的迁移率。所述CMOS的形成方法在第一侧墙的两侧形成伪侧墙，之后在PMOS区的紧邻伪侧墙的两侧形成应力衬垫层，再去除伪侧墙形成第二侧墙；所述CMOS的形成方法能够防止现有工艺中，PMOS区的侧墙减薄比NMOS区侧墙减薄严重的问题，从而提高沟道区的应力，载流子迁移率提高；在形成应力衬垫层后，完全去除伪侧墙再形成第二侧墙，能够精确控制最终形成的侧墙厚度，使所形成的半导体器件的性能提高。且所述CMOS的形成方法工艺简便，易于实施，且适用于量产。
以下将结合具体实施例进行详细说明，图12至图16为本发明实施例的CMOS的形成方法的剖面结构示意图。
请参考图12，提供半导体衬底200，所述半导体衬底200具有PMOS区201和NMOS区202，所述PMOS区201和NMOS区202的半导体衬底200表面分别形成有栅介质层203，栅介质层203表面形成有栅电极层204，栅电极层204表面形成有硬掩膜层，所述栅介质层203、栅电极层204和硬掩膜层两侧形成有第一侧墙207，第一侧墙207外侧表面形成有伪侧墙208。
在本实施例中，所述半导体衬底200的材料为硅，用于为后续工艺提供工作平台；在所述PMOS区201的半导体衬底200进行n阱掺杂，在所述NMOS区202的半导体衬底200进行p阱掺杂；所述PMOS区201和所述NMOS区202通过浅沟槽212相互隔离。
所述栅介质层203的材料为氧化硅、氧化铪、氧化铝、氮氧化硅、或高K介质材料；所述栅电极层204的材料为多晶硅；所述第一侧墙207的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；所述伪侧墙208的材料为氮化硅。
所述栅介质层203、栅电极层204和硬掩膜层通过沉积工艺和刻蚀工艺在半导体衬底200表面形成；在所述栅介质层203、栅电极层204、硬掩膜层和半导体衬底200表面沉积形成第一侧墙层，在所述第一侧墙层表面形成伪侧墙层，通过回刻蚀工艺形成第一侧墙207和伪侧墙208。
所述伪侧墙208用于确定后续工艺中，在PMOS区201的半导体衬底200内所形成的应力衬垫层的位置，并为后续工艺所形成的第二侧墙占据空间，在后续工艺中去除伪侧墙208并形成第二侧墙，则可以解决现有形成具有应力衬垫侧的CMOS的工艺中，经过干法刻蚀和湿法刻蚀，对PMOS区201的侧墙减薄比NMOS区202严重的问题，提高了沟道区的应力，所形成的CMOS的性能提高。
需要说明的是，所述硬掩膜层包括位于栅电极层204表面的第一硬掩膜层205，和位于第一硬掩膜层205表面的第二硬掩膜层206。
所述第一硬掩膜层205的材料为氮化钛、氮化铊、氮化钨或氧化铝，厚度为10埃～50埃；所述第一硬掩膜层205用于在后续工艺中，在形成第二侧墙以及形成自对准硅化物层时，保护栅电极层204表面。
所述第二硬掩膜层206的材料为氮化硅，厚度为50埃～200埃；所述第二硬掩膜层206用于保护第一硬掩膜层205表面，防止第一硬掩膜层205在后续干法刻蚀和湿法刻蚀工艺中被减薄；采用氮化硅，则第二硬掩膜层206可以在后续工艺中与伪侧墙208一起去除，使工艺简化。
请参考图13，在PMOS区201紧邻所述伪侧墙208两侧的半导体衬底200内形成应力衬垫层209。
在PMOS区201紧邻伪侧墙208两侧的半导体衬底200内形成应力衬垫层209能够提高PMOS区201的沟道区的应力，从而提高沟道区空穴的迁移率，提高所形成的CMOS的性能。
所述PMOS区201应力衬垫层209的材料为硅锗或掺杂硼的硅锗，所述应力衬垫层209的形成工艺为：以第二硬掩膜层206为掩膜，对紧邻伪侧墙308两侧的半导体衬底进行干法刻蚀，形成开口；对所述开口进行湿法刻蚀，使湿法刻蚀后的西格玛形的开口具有顶角，所述顶角靠近栅介质层203边界的延长线，且所述顶角向栅介质层203下方的半导体衬底200内延伸；在所述开口中填充满硅锗或掺杂硼的硅锗。
所述干法刻蚀的气体为氯气、溴化氢或氯气和溴化氢的混合气体；所述干法刻蚀的工艺为：溴化氢的流量为200-800sccm，氯气的流量为20-100sccm，惰性气体的流量为50-1000sccm，刻蚀腔室的压力为2-200毫托，刻蚀时间为15-60秒。
所述湿法刻蚀的刻蚀液为氢氧化钾(KOH)、氨水(NH4OH)或四甲基氢氧化氨(TMAH)。
在干法刻蚀和湿法刻蚀过程中，伪侧墙208被减薄，而应力衬垫层209的位置已由伪侧墙208所确定，且为后续工艺所形成的第二侧墙预留了足够的空间，在后续工艺中去除伪侧墙208并形成第二侧墙，则可以解决侧墙减薄的问题。
所述填充满硅锗或掺杂硼的硅锗的工艺为选择性外延沉积工艺，所述选择性外延沉积工艺的参数范围为：温度为550℃-800℃，压强为5-20Torr，SiH2Cl2、SiH4或Si2H6的流量为30-500sccm，HCl的流量为50-500sccm，H2的流量为5slm-50slm，GeH4的流量为5sccm-500sccm。
由于NMOS区202的载流子是电子，PMOS区201的载流子是空穴，电子本身的迁移率相对PMOS区201的空穴而言要高；因此现有技术通常只在PMOS区201的形成西格玛形的应力衬垫层209，从而提高空穴的迁移率。
在另一实施例中，可以NMOS区202形成西格玛形的应力衬垫层，且所述应力衬垫层的材料为碳化硅，使所形成的CMOS的载流子迁移率进一步提高。
请参考图14，在形成应力衬垫层209后，去除所述PMOS区201和NMOS区202伪侧墙208(请参考图13)。
需要说明的是，所述第二硬掩膜层206(请参考图13)在去除所述伪侧墙208的同时被去除，且PMOS区201的伪侧墙208和第二硬掩膜层206，与NMOS区202的伪侧墙208和第二硬掩膜层206同时被去除，简化了工艺。
所述去除伪侧墙208和第二硬掩膜层206的工艺为湿法刻蚀，所述湿法刻蚀的刻蚀液为磷酸溶液；由于所述第二硬掩膜层206和伪侧墙208的材料为氮化硅，则采用磷酸溶液作为刻蚀液能够较易去除氮化硅。
在所述湿法刻蚀工艺过程中，第一硬掩膜层205和第一侧墙207用于避免栅介质层203和栅电极层204受损；所述湿法刻蚀工艺中，伪侧墙208和第一硬掩膜层205之间具有的刻蚀选择比，且所述刻蚀选择比的比值大于15；第二硬掩膜层206和第一硬掩膜层205之间具有的刻蚀选择比，且所述刻蚀选择比的比值大于15；所述刻蚀选择比可以保证在彻底去除伪侧墙208和第二硬掩膜层206时，第一硬掩膜层205得以保留，从而使栅电极层204表面经过湿法刻蚀后不会暴露，在后续工艺形成自对准硅化物层的过程中，不会使自对准硅化物层在栅电极层204表面形成，避免了材料浪费，保护了栅电极层204表面，且控制了栅电极层204的高度。
请参考图15，在去除所述伪侧墙208(请参考图13)后，分别在所述PMOS区201和NMOS区202第一侧墙207外侧表面形成第二侧墙210；在形成第二侧墙210后，对PMOS区201的应力衬垫层209进行离子注入；对NMOS区202紧邻所述第二侧墙210外侧的半导体衬底200内进行离子注入。
所述第二侧墙210的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合，所述第二侧墙210的形成工艺为：通过沉积工艺在所述半导体衬底200、第一侧墙207和第一硬掩膜层205表面形成第二侧墙层，通过回刻蚀工艺形成第二侧墙210。
以第二侧墙310和第一硬掩膜层305为掩膜，对所述PMOS区201的应力衬垫层209进行离子注入，所述离子注入的离子包括：硼离子和铟离子。
以第二侧墙310和第一硬掩膜层305为掩膜，对所述NMOS区202紧邻所述第二侧墙210外侧的半导体衬底200内进行离子注入，所述离子注入的离子包括磷离子和砷离子。
请参考图16，在进行离子注入后，在PMOS区201的应力衬垫层209内形成自对准硅化物层211，所述自对准硅化物层211的表面与应力衬垫层209表面齐平；在NMOS区202紧邻所述第二侧墙210外侧的半导体衬底200内形成自对准硅化物层211，所述自对准硅化物层211的表面与半导体衬底200表面齐平；在形成自对准硅化物层211后，去除所述PMOS区201和NMOS区202的第一硬掩膜层205(请参考图15)。
所述自对准硅化物层211的材料为镍硅(NiSi)，所述自对准硅化物层211用于增加源/漏区之间的沟道区的应力，从而是载流子的迁移率提高，增强CMOS中PMOS区201的性能。
所述PMOS区201自对准硅化物层211的形成方法为：在所述应力衬垫层209表面覆盖硅外延层，形成覆盖所述硅外延层的镍金属层；采用第一退火工艺在应力衬垫层209表面和所述硅外延层内形成第一金属硅化物层；去除未反应的镍金属层；采用第二退火工艺对第一金属硅化物层进行退火，在所述应力衬垫层209内形成自对准硅化物层211。
所述NMOS区202自对准硅化物层211的形成方法为：在所述紧邻所述第二侧墙210外侧的半导体衬底200表面覆盖硅外延层，形成覆盖所述硅外延层的镍金属层；采用第一退火工艺在半导体衬底200表面和所述硅外延层内形成第一金属硅化物层；去除未反应的镍金属层；采用第二退火工艺对第一金属硅化物层进行退火，在半导体衬底200内形成自对准硅化物层211。
所述第一硬掩膜层205的去除工艺为：在第一退火工艺后，通过刻蚀法在去除未反应的镍金属层时一起去除，或在自对准金属硅化物层211形成之后通过刻蚀工艺或化学机械抛光工艺去除。
需要说明的是，当栅介质层203的材料为高K材料时，在形成自对准硅化物层211，并去除第一硬掩膜层205之后，需去除多晶硅的栅电极层204，并填充金属形成金属电极层，形成高K/金属栅电极。
本实施例的CMOS的形成方法，能够提高载流子的迁移率。所述CMOS的形成方法在第一侧墙207的两侧形成伪侧墙208，之后在PMOS区201的紧邻伪侧墙208的两侧形成应力衬垫层209，再去除伪侧墙208形成第二侧墙210；所述CMOS的形成方法能够防止现有工艺中PMOS区201的侧墙减薄比NMOS区202侧墙减薄严重的问题，且使所形成的侧墙尺寸更精确，从而提高沟道区的应力，载流子迁移率提高。
综上所述，本发明实施例的晶体管的形成方法，能够提高载流子的迁移率。所述晶体管的形成方法为：首先在第一侧墙的两侧形成伪侧墙，在伪侧墙两侧的半导体衬底内形成应力衬垫层，再去除伪侧墙形成第二侧墙；通过所述晶体管的形成方法，能够防止栅电极层两侧的侧墙减薄的问题；现有的形成具有应力衬垫层的晶体管的工艺中，会经过干法刻蚀和湿法刻蚀，会造成栅电极层两侧的侧墙减薄；所述侧墙减薄会导致应力衬垫层的应力传递至侧墙上，使沟道区的应力减小，载流子迁移率降低；在形成应力衬垫层后，完全去除伪侧墙再形成第二侧墙，能够精确控制最终形成的侧墙厚度，使所形成的半导体器件的性能提高。
进一步的，所述硬掩膜层中的第二硬掩膜层能够在干法刻蚀和湿法刻蚀工艺中保护第一硬掩膜层；所述硬掩膜层中的第一硬掩膜层，能够在形成自对准硅化物层时保护栅电极层表面，防止在栅电极层表面形成自对准硅化物层，减少了材料浪费；由于栅电极层表面形成有第一硬掩膜层和第二硬掩膜层进行保护，能够有效地控制栅电极层的高度，提高晶体管的性能。
进一步的，所述湿法刻蚀工艺中，所述湿法刻蚀工艺中，伪侧墙和第一硬掩膜层之间具有的刻蚀选择比，第二硬掩膜层和第一硬掩膜层之间具有的刻蚀选择比，则所述刻蚀选择比能够保证在有效去除伪侧墙和第二硬掩膜层的同时保留第一硬掩膜层，用于在后续自对准硅化物层形成的过程中保护栅电极层顶部。
本发明实施例的CMOS的形成方法，能够提高载流子的迁移率。所述CMOS的形成方法在第一侧墙的两侧形成伪侧墙，之后在PMOS区的紧邻伪侧墙的两侧形成应力衬垫层，再去除伪侧墙形成第二侧墙；所述CMOS的形成方法能够防止现有工艺中，PMOS区的侧墙减薄比NMOS区侧墙减薄严重的问题，从而提高沟道区的应力，载流子迁移率提高；在形成应力衬垫层后，完全去除伪侧墙再形成第二侧墙，能够精确控制最终形成的侧墙厚度，使所形成的半导体器件的性能提高。且所述CMOS的形成方法工艺简便，易于实施，且适用于量产。
虽然本发明实施例如上所述，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (32)
1.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面形成有栅介质层，所述栅介质层表面形成有栅电极层，所述栅电极层表面形成有硬掩膜层，所述栅介质层、栅电极层和硬掩膜层两侧形成有第一侧墙，所述第一侧墙外侧表面形成有伪侧墙；
在紧邻所述伪侧墙两侧的半导体衬底内形成应力衬垫层；
在形成应力衬垫层后，去除所述伪侧墙；
在去除所述伪侧墙后，在所述第一侧墙外侧表面形成第二侧墙；
在形成第二侧墙后，对所述应力衬垫层进行离子注入；
对所述应力衬垫层进行离子注入后，在所述应力衬垫层内形成自对准硅化物层，所述自对准硅化物层的表面与应力衬垫层表面齐平；
在形成自对准硅化物层后，去除所述硬掩膜层。
2.如权利要求1所述晶体的管形成方法，其特征在于，所述应力衬垫层的形成方法包括：以硬掩膜层为掩膜，对紧邻伪侧墙两侧的半导体衬底进行干法刻蚀，形成开口；对所述开口进行湿法刻蚀，使湿法刻蚀后的开口具有顶角，所述顶角靠近栅介质层边界的延长线，且所述顶角向栅介质层下方的半导体衬底内延伸；在所述开口中填充满硅锗或掺杂硼的硅锗。
3.如权利要求1所述晶体的管形成方法，其特征在于，所述应力衬垫层的形状为西格玛形。
4.如权利要求1所述晶体管的形成方法，其特征在于，所述硬掩膜层包括位于栅电极层表面的第一硬掩膜层，和位于第一硬掩膜层表面的第二硬掩膜层。
5.如权利要求4所述晶体管的形成方法，其特征在于，所述第二硬掩膜层在去除所述伪侧墙的同时被去除。
6.如权利要求4所述晶体管的形成方法，其特征在于，所述第一硬掩膜层的材料为氮化钛、氮化铊、氮化钨或氧化铝。
7.如权利要求4所述晶体管的形成方法，其特征在于，所述第二硬掩膜层的材料为氮化硅。
8.如权利要求1所述晶体管的形成方法，其特征在于，所述伪侧墙的材料为氮化硅。
9.如权利要求1所述晶体管的形成方法，其特征在于，所述第一侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。
10.如权利要求1所述晶体管的形成方法，其特征在于，所述第二侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。
11.如权利要求4所述晶体管的形成方法，其特征在于，所述第一硬掩膜层的厚度为10埃～50埃。
12.如权利要求4所述晶体管的形成方法，其特征在于，所述第二硬掩膜层的厚度为50埃～200埃。
13.如权利要求5所述晶体管的形成方法，其特征在于，所述去除伪侧墙和第二硬掩膜层的工艺为湿法刻蚀。
14.如权利要求13所述晶体管的形成方法，其特征在于，所述湿法刻蚀工艺中，伪侧墙和第一硬掩膜层之间具有的刻蚀选择比，且所述刻蚀选择比的比值大于15；第二硬掩膜层和第一硬掩膜层之间具有的刻蚀选择比，且所述刻蚀选择比的比值大于15。
15.如权利要求1所述晶体管的形成方法，其特征在于，所述自对准硅化物层的材料为镍硅。
16.如权利要求2所述晶体管的形成方法，其特征在于，在所述开口中填充满硅锗或掺杂硼的硅锗的工艺为选择性外延沉积工艺。
17.一种CMOS的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底具有PMOS区和NMOS区，所述PMOS区和NMOS区的半导体衬底表面分别形成有栅介质层，所述栅介质层表面形成有栅电极层，所述栅电极层表面形成有硬掩膜层，所述栅介质层、栅电极层、和硬掩膜层两侧形成有第一侧墙，所述第一侧墙外侧表面形成有伪侧墙；
在PMOS区紧邻所述伪侧墙外侧的半导体衬底内形成应力衬垫层；
在形成应力衬垫层后，去除所述PMOS区和NMOS区的伪侧墙；
在去除所述伪侧墙后，分别在所述PMOS区和NMOS区的第一侧墙外侧表面形成第二侧墙；
在形成第二侧墙后，对PMOS区的应力衬垫层进行离子注入；对NMOS区紧邻所述第二侧墙外侧的半导体衬底内进行离子注入；
在进行离子注入后，在PMOS区的应力衬垫层内形成自对准硅化物层，所述自对准硅化物层的表面与应力衬垫层表面齐平；在NMOS区紧邻所述第二侧墙外侧的半导体衬底内形成自对准硅化物层，所述自对准硅化物层的表面与半导体衬底表面齐平；
在形成自对准硅化物层后，去除所述PMOS区和NMOS区的硬掩膜层。
18.如权利要求17所述CMOS的形成方法，其特征在于，所述应力衬垫层的形成方法包括：以硬掩膜层为掩膜，对紧邻伪侧墙两侧的半导体衬底进行干法刻蚀，形成开口；对所述开口进行湿法刻蚀，使湿法刻蚀后的开口具有顶角，所述顶角靠近栅介质层边界的延长线，且所述顶角向栅介质层下方的半导体衬底内延伸；在所述开口中填充满硅锗或掺杂硼的硅锗。
19.如权利要求17所述CMOS的形成方法，其特征在于，所述应力衬垫层的形状为西格玛形。
20.如权利要求17所述CMOS的形成方法，其特征在于，所述硬掩膜层包括位于栅电极层表面的第一硬掩膜层，和位于第一硬掩膜层表面的第二硬掩膜层。
21.如权利要求20所述CMOS的形成方法，其特征在于，所述第二硬掩膜层在去除伪侧墙时同时被去除。
22.如权利要求20所述CMOS的形成方法，其特征在于，所述第一硬掩膜层的材料为氮化钛、氮化铊、氮化钨或氧化铝。
23.如权利要求20所述CMOS的形成方法，其特征在于，所述第二硬掩膜层的材料为氮化硅。
24.如权利要求17所述CMOS的形成方法，其特征在于，所述伪侧墙的材料为氮化硅。
25.如权利要求17所述CMOS的形成方法，其特征在于，所述第一侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。
26.如权利要求17所述CMOS的形成方法，其特征在于，所述第二侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。
27.如权利要求20所述CMOS的形成方法，其特征在于，所述第一硬掩膜层的厚度为10埃～50埃。
28.如权利要求20所述CMOS的形成方法，其特征在于，所述第二硬掩膜层的厚度为50埃～200埃。
29.如权利要求21所述CMOS的形成方法，其特征在于，所述去除伪侧墙和第二硬掩膜层的工艺为湿法刻蚀。
30.如权利要求29所述CMOS的形成方法，其特征在于，所述湿法刻蚀工艺中，伪侧墙和第一硬掩膜层之间具有的刻蚀选择比，且所述刻蚀选择比的比值大于15；第二硬掩膜层和第一硬掩膜层之间具有的刻蚀选择比，且所述刻蚀选择比的比值大于15。
31.如权利要求17所述CMOS的形成方法，其特征在于，所述自对准硅化物层的材料为镍硅。
32.如权利要求18所述CMOS的形成方法，其特征在于，在所述开口中填充满硅锗或掺杂硼的硅锗的工艺为选择性外延沉积工艺。
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