CN106816413A - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，涉及半导体技术领域。该方法包括：提供半导体衬底，在半导体衬底上形成多晶硅层和硬掩膜层，并通过刻蚀掩膜层和多晶硅层形成用于形成PMOS器件和NMOS器件的虚拟栅极；在用于形成PMOS器件的虚拟栅极两侧形成虚拟栅极侧墙，并以虚拟栅极侧墙为掩膜形成PMOS器件的源漏极；去除虚拟栅极侧墙；在虚拟栅极两侧形成栅极侧墙，并以栅极侧墙为掩膜形成NMOS器件的源漏极；执行SPT工艺，去除栅极侧墙；去除硬掩膜层，其中，硬掩膜相对栅极侧墙和多晶硅具有高选择性。该方法通过使用相对栅极侧墙和多晶硅具有高选择性的硬掩膜，可以克服现有技术去除硬掩膜带来的诸如硅锗层损伤或硬掩膜残余等问题，并提高NMOS器件性能的均匀性。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
随着半导体工艺生产过程中晶体管的尺寸不断缩小，当进入45nm及以下技术节点后，引入HKMG(即高K金属栅极)工艺来克服诸如多晶硅栅极耗尽、掺杂物渗透、高的栅极表面电阻等问题。在HKMG工艺中，由于PMOS器件引入选择性外延硅锗层，使得PMOS器件和NMOS器件中虚拟栅极的硬掩膜层厚度不同，如图1中(a)和(b)所示，在半导体衬底100上形成有用于形成PMOS的金属栅极的虚拟栅极101A和硬掩膜层102A，以及用于形成NMOS的金属栅极的虚拟栅极101B和硬掩膜层102B，而PMOS器件由于引入选择性外延硅锗层103，在其形成过程对硬掩膜层102A有消耗，使得硬掩膜层102A的厚度小于NMOS器件硬掩膜层102B的厚度。而PMOS器件和NMOS器件硬掩膜层厚度的不同，将因后续硬掩膜层的去除对器件造成影响。
这是因为虚拟栅极硬掩膜的去除通常在下述工艺中去除：1)由于通常使用氮化物做硬掩膜层和栅极侧墙，因而可以执行应力临近技术(Stress proximity Technology，SPT)的过程中一同去除硬掩膜层和栅极侧墙，然而由于SPT需要大量过刻蚀(over etch)，会导致选择性外延硅锗层103损伤和PMOS虚拟栅极的多晶硅顶部圆滑，如图2中所示。2)在金属层沉积前层间介电层(ILD0)的CMP工艺中去除，但是这会导致硬掩膜残余或栅极有效高度降低。
此外，在后栅极工艺中，与PMOS器件相比，NMOS器件会由于PMOS器件引入选择性外延硅锗层带来的高温过程导致注入离子扩散，使得NMOS器件性能均匀性下降。
因此，为解决上述技术问题，有必要提出一种新的半导体器件及其制造方法。
发明内容
针对现有技术的不足，本发明提出一种半导体器件的制造方法，可以克服现有技术去除硬掩膜带来的诸如硅锗层损伤或硬掩膜残余等问题，并提高NMOS器件性能的均匀性。
本发明提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底，在所述半导体衬底上形成多晶硅层和硬掩膜层，并通过刻蚀所述掩膜层和多晶硅层形成用于形成PMOS器件和NMOS器件的虚拟栅极；在所述用于形成PMOS器件的虚拟栅极两侧形成虚拟栅极侧墙，并以所述虚拟栅极侧墙为掩膜形成PMOS器件的源漏极；去除所述虚拟栅极侧墙；在所述虚拟栅极两侧形成栅极侧墙，并以所述栅极侧墙为掩膜形成NMOS器件的源漏极；执行SPT工艺，去除所述栅极侧墙；去除所述硬掩膜层，其中，所述硬掩膜相对所述栅极侧墙和多晶硅具有高选择性。
进一步地，所述方法还包括下述步骤：在形成所述虚拟栅极侧墙之前，在所述虚拟栅极两侧形成偏置间隔物。
进一步地，所述方法还包括下述步骤：在形成所述虚拟栅极侧墙之前，以所述偏置间隔物为掩膜对所述半导体衬底上用于形成PMOS器件的区域执行LDD注入。
进一步地，所述方法还包括下述步骤：在去除所述虚拟栅极侧墙之后，以所述偏置间隔物为掩膜对所述半导体衬底上用于形成NMOS器件的区域执行LDD注入。
进一步地，所述栅极侧墙包括第一栅极侧墙和第二栅极侧墙。
进一步地，执行SPT工艺，去除所述栅极侧墙时，以所述第一栅极侧墙为蚀刻停止层去除所述第二栅极侧墙。
进一步地，所述硬掩膜层采用易于被化学试剂去除的材料。
进一步地，所述硬掩膜层为La2O3、CeO2、Pr6O11、Nd2O3或Eu2O3。
进一步地，使用盐酸去除所述硬掩膜层。
进一步地，所述硬掩膜层厚度为
本发明提供的半导体器件制造方法，通过使用诸如La2O3、CeO2、Pr6O11、Nd2O3或Eu2O3等相对多晶硅和栅极侧墙选择性高，且可以被注入盐酸(HCL)等化学试剂去除的材料作为硬掩膜层，这样由于硬掩膜层相对多晶硅和栅极侧墙选择性高，一方面使得在形成PMOS器件硅锗外延层时对硬掩膜层消耗较小或甚至无消耗，使得NMOS器件和PMOS器件的硬掩膜层厚度始终相同，这样硬掩膜层厚度可以比使用氮化硅后氮氧化硅做硬掩膜时薄，因此在后续SPT工艺中无需大量过刻蚀，也就避免了损伤硅锗外延层以及多晶硅顶部出现圆滑的问题，另一方面由于硬掩膜层厚度可以比使用氮化硅后氮氧化硅做硬掩膜时薄，可以减少在进行离子注入时的阴影效应，提高离子注入的均匀性，并且在后续可以通过化学试剂去除，因而无需ILD0CMP中去除，这样也就避免出现硬掩膜残余或栅极有效高度下降的问题。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1和图2示出现有技术中PMOS器件和NMOS器件硬掩膜的区别以及去除硬掩膜造成的器件损伤；
图3A～图3H示出根据本发明一实施例的半导体器件的制造方法的相关步骤形成的器件的结构的剖视图；
图4示出根据本发明一实施例的的半导体器件的制造方法的一种流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了克服前述NMOS和PMOS器件硬掩膜层厚度不同，进而在去除硬掩膜时存储在损伤硅锗外延层、多晶硅顶部圆滑或存在硬掩膜残余等问题，本发明提供了一种半导体器件的制造方法，该方法使用诸如La2O3、CeO2、Pr6O11、Nd2O3或Eu2O3等相对多晶硅和栅极侧墙选择性高，且可以被注入盐酸(HCL)等化学试剂去除的材料作为硬掩膜层，这样由于硬掩膜层相对多晶硅和栅极侧墙选择性高，一方面使得在形成PMOS器件硅锗外延层时对硬掩膜层消耗较小或甚至无消耗，使得NMOS器件和PMOS器件的硬掩膜层厚度始终相同，这样硬掩膜层厚度可以比使用氮化硅后氮氧化硅做硬掩膜时薄，因此在后续SPT工艺中无需大量过刻蚀，也就避免了损伤硅锗外延层以及多晶硅顶部出现圆滑的问题，另一方面由于硬掩膜层厚度可以比使用氮化硅后氮氧化硅做硬掩膜时薄，可以减少在进行离子注入时的阴影效应，提高离子注入的均匀性，并且在后续可以通过化学试剂去除，因而无需ILD0CMP中去除，这样也就避免出现硬掩膜残余或栅极有效高度下降的问题。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
下面，参照图3A至图3H以及图4来具体描述本发明的一个实施例的一种半导体器件的制造方法。其中，图3A～图3H示出根据本发明一实施例的半导体器件的制造方法的相关步骤形成的器件的结构的剖视图；图4示出根据本发明一实施例的的半导体器件的制造方法的一种流程图。
本实施例的半导体器件的制造方法，包括如下步骤：
步骤S401：提供半导体衬底300，在所述半导体衬底300上形成有隔离结构301，所述隔离结构将所述半导体衬底300分为用于形成PMOS器件的区域PFET和用于形成NMOS器件的区域NFET。在所述半导体衬底300上依次形成有包括界面层、高K材料层、盖层一种或多种在内的栅极介电层302、多晶硅层303和硬掩膜层304，形成的结构如图3A所示。
其中，半导体衬底300可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底300的构成材料选用单晶硅。
隔离结构301隔离结构可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，可以通过本领域常用的隔离结构形成方法形成。作为示例，在本实施，隔离结构为浅沟槽隔离结构，其通过在半导体衬底300上构图和刻蚀形成，比如先通过构图和刻蚀形成用于形成浅沟槽隔离结构的沟槽，然后通过向所述沟槽内填充隔离材料形成所述浅沟槽隔离结构。所述蚀刻工艺可以为干法蚀刻工艺或湿法刻蚀，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。所述隔离材料包括但不限于：未掺杂硅玻璃(USG)、二氧化硅、氮化硅等。作为示例，在本实施例中，使用未掺杂硅玻璃(USG)作为隔离结构的隔离材料，其可通过诸如CVD等常用沉积工艺形成，在此不再赘述。
可以理解的是，在半导体衬底300中还可以形成有其他所需要的任何器件层，比如阱区，其通过本领域常用方法形成，在此不再赘述。
栅极介电层302括界面层、高K材料层、盖层一种或多种，其中界面层可以采用二氧化硅或氮氧化硅，可以通过诸如热氧化法、CVD、ALD、DPN、PNA等常用方法形成，其厚度可以为高K材料采用合适的介电常数，比如氧化铪(HfOx)，或者选择性地包含HfSiOx、HfSiON、HfTaO、HfTiO、HfZrO或前述的组合，其可以通过合适的CVD或ALD方法形成，厚度可以为盖层可以采用保护层材料，比如氮化钛，以防止在后续操作中损伤高K材料层，其厚度可以
多晶硅层303通过本领域常用的CVD、ALD等方法形成，其厚度可以根据需要的虚拟栅极高度确定，在此不再赘述。
硬掩膜层304通过诸如CVD、ALD等方法形成。在本实施例中，硬掩膜层304使用相对多晶硅和栅极侧墙选择性高，且可以被注入盐酸(HCL)等化学试剂去除的材料，比如诸如La2O3、CeO2、Pr6O11、Nd2O3或Eu2O3等中的一种或几种的组合。示例性地，在本实施例中，使用La2O3作为硬掩膜层304。
在本实施例中，由于硬掩膜层相对多晶硅和栅极侧墙选择性高，从而使得在形成PMOS器件硅锗外延层时对硬掩膜层消耗较小或甚至无消耗，这样使得NMOS器件和PMOS器件的硬掩膜层厚度始终相同，因而硬掩膜层厚度可以比使用氮化硅后氮氧化硅做硬掩膜时薄，比如可以为
步骤S402：刻蚀所述硬掩膜层304、多晶硅层303、栅极介电层302形成用于形成PMOS器件的虚拟栅极305P和用于形成NMOS器件的虚拟栅极305N，在所述虚拟栅极305P和虚拟栅极305N两侧形成偏置间隔物(offset spacer)306，并对用于形成PMOS器件的区域执行LDD注入，形成的结构如图3B所示。
示例性地，步骤S402通过下述步骤完成：
步骤S4021，通过相应光刻、刻蚀工艺图形化所述硬掩膜层304，然后以所述硬掩膜层304为掩膜刻蚀所述多晶硅层303和栅极介电层302形成虚拟栅极305P和虚拟栅极305N。
步骤S4022，在所述半导体衬底300以及虚拟栅极305P和虚拟栅极305N上沉积偏置间隔物材料层，然后通过回刻蚀在所述虚拟栅极305P和虚拟栅极305N两侧形成偏置间隔物(offset spacer)306。偏置间隔物(offset spacer)306可以采用诸如二氧化硅、氮化硅等材料。
步骤S4023，对用于形成PMOS器件的区域执行LDD注入。具体地，可以通过光刻胶覆盖所述用于形成NMOS器件的区域，暴露所述用于形成PMOS器件的区域，然后以所述虚拟栅极305P两层的偏置间隔物306为掩膜执行LDD注入。注入剂量与能量根据器件尺寸进行确定，在此不再赘述。
步骤S403：在所述虚拟栅极305P两层形成虚拟栅极侧墙(307A和307B)，并行PMOS器件的源漏极308，形成的结构图3C所示。
示例性地，在本实施例中步骤S403通过下述步骤完成：
步骤S4031，在所述半导体衬底300以及虚拟栅极305P和虚拟栅极305N上沉积栅极侧墙材料层，然后通过回刻蚀在所述虚拟栅极305P两侧形成虚拟栅极侧墙，示例性地，在本实施中，虚拟栅极侧墙包括第一虚拟栅极侧墙307A和第二虚拟栅极侧墙307B，第一虚拟栅极侧墙307A可以选用氮化物，第二虚拟栅极侧墙307B可以选用氧化物。可以理解的是，在其他实施方式中可以形成较厚的一种虚拟栅极侧墙。虚拟栅极侧墙的厚度根据所要形成的PMOS器件的源漏极确定，即通过虚拟栅极侧墙来限定源漏极308右边尖嘴部分到栅极的距离，以防止出现穿通的等问题。
示例性地，所述虚拟栅极侧墙可以为氧化物/氮化硅或氮氧化硅/氮化硅的组合。
步骤4032，以所述虚拟栅极侧墙为掩膜，在所述半导体衬底300中用于形成PMOS器件的区域进行凹陷(Recess)刻蚀，刻蚀后形成Sigma(“Σ”)形凹陷，然后在Sigma形凹陷内外延生长硅硅锗层，形成PMOS器件的源漏极。通过外延硅锗层，可以对PMOS器件的沟道施加应力进而提高PMOS器件的性能。
步骤S404：去除所述虚拟栅极305P两层的虚拟栅极侧墙，所形成的结构如图3D所示。
示例性地，在本实施例中通过湿法刻蚀去除所述虚拟栅极305P两层的虚拟栅极侧墙(307A、307B)。比如通过磷酸(H3PO4)或氢氟酸(HF)湿法刻蚀去除所述虚拟栅极305P两层的虚拟栅极侧墙(307A、307B)。
步骤S405：对用于形成NMOS器件的区域执行LDD注入，如图3E所示。
示例性地，在本实施例中可以通过光刻胶覆盖所述用于形成PMOS器件的区域，暴露所述用于形成NMOS器件的区域，然后以所述虚拟栅极305N两层的偏置间隔物306为掩膜执行LDD注入。注入剂量与能量根据器件尺寸进行确定，在此不再赘述。
步骤S406：在所述虚拟栅极305P和305N两层形成栅极侧墙，并形成NMOS器件的源漏极，以及在NMOS器件和PMOS器件的源漏极上形成硅化物310，所形成的结构如图3E所示。
示例性地，在本实施例中步骤S406通过下述步骤完成：
步骤S4061，在所述半导体衬底300以及虚拟栅极305P和虚拟栅极305N上沉积栅极侧墙材料层，然后通过回刻蚀在所述虚拟栅极305P和305N两侧形成栅极侧墙，示例性地，在本实施中，栅极侧墙包括第一栅极侧墙309A和第二栅极侧墙309B，第一栅极侧墙309A可以选用氮化物，第二栅极侧墙309B可以选用氧化物。可以理解的是，在其他实施方式中可以形成较厚的一种虚拟栅极侧墙。栅极侧墙的厚度根据所要形成NMOS器件源漏极确定。
步骤S4062，以光刻胶覆盖所述用于形成PMOS器件的区域，暴露所述用于形成NMOS器件的区域，然后以所述虚拟栅极305N两侧的栅极侧墙为掩膜进行NMOS器件的源漏掺杂，以形成NMOS器件的源漏极。
步骤S4062，在所述PMOS器件和NMOS器件的源漏极上分别形成硅化物310，其通过本领域常用方法完成，在此不再赘述。
步骤S407：执行SPT工艺，去除所述虚拟栅极305P和305N两层形成栅极侧墙，所形成的结构如图3F所示。
示例性地，在本实施中，为了能够更好地产生应力作用，引入了应力临近技术(Stress proximity Technology，SPT)，即通过缩小栅极两侧的栅极侧墙的厚度，沉积应力层，以缩小应力层与半导体衬底和栅极之间的距离，进而提高了应力层对半导体衬底及栅极的应力作用，进一步提高半导体器件性能。在本实例中，由于栅极侧墙包括第一栅极侧墙309A和第二栅极侧墙309B，因而在执行SPT工艺的过程中，首先通过合适干法或湿法刻蚀方法去除，以第一栅极侧墙309A为刻蚀停止层去除二栅极侧墙309B，进而缩小栅极两侧的栅极侧墙的厚度，然后在所述虚拟栅极和半导体衬底上形成应力层，比如氮化硅层，然后通过退火等工艺使所述应力层作用所述半导体衬底300，以对沟道施加应力，从而提高器件性能，然后去除所述应力层，得到图3G所示的结构。
步骤S408：去除所述硬掩膜层，所形成的结构如图3G所示。
示例性地，在本实施例中，通过HCl去除所述硬掩膜层304，因为硬掩膜层304相对虚拟栅极305P和305N以及栅极侧墙309A具有高选择性，因而不会损伤虚拟栅极305P和305N以及栅极侧墙309A。
至此完成了本实施半导体器件的所有步骤，可以理解的是，在上述步骤之前、之中或之后还可以包括其它步骤。比如之后还可以包括诸如沉积层间介电层，去除虚拟栅极形成金属栅极的步骤，其采用本领域技术人员常见技术手段，在此不做赘述，并且其同样包含在本发明中。
本实施例的半导体器件制造方法，使用诸如La2O3、CeO2、Pr6O11、Nd2O3或Eu2O3等相对多晶硅和栅极侧墙选择性高，且可以被注入盐酸(HCL)等化学试剂去除的材料作为硬掩膜层，这样由于硬掩膜层相对多晶硅和栅极侧墙选择性高，一方面使得在形成PMOS器件硅锗外延层时对硬掩膜层消耗较小或甚至无消耗，使得NMOS器件和PMOS器件的硬掩膜层厚度始终相同，这样硬掩膜层厚度可以比使用氮化硅后氮氧化硅做硬掩膜时薄，因此在后续SPT工艺中无需大量过刻蚀，也就避免了损伤硅锗外延层以及多晶硅顶部出现圆滑的问题，另一方面由于硬掩膜层厚度可以比使用氮化硅后氮氧化硅做硬掩膜时薄，可以减少在进行离子注入时的阴影效应，提高离子注入的均匀性，并且在后续可以通过化学试剂去除，因而无需ILD0CMP中去除，这样也就避免出现硬掩膜残余或栅极有效高度下降的问题。
此外，由于在本实施例中，在形成PMOS器件的外延硅锗层后，再进行NMOS器件的LDD注入，因而避免由于PMOS器件的外延硅锗层形成过程中的高温导致NMOS器件的注入离子扩散，而导致器件性能均匀性下降。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成多晶硅层和硬掩膜层，并通过刻蚀所述掩膜层和多晶硅层形成用于形成PMOS器件和NMOS器件的虚拟栅极；
在所述用于形成PMOS器件的虚拟栅极两侧形成虚拟栅极侧墙，并以所述虚拟栅极侧墙为掩膜形成PMOS器件的源漏极；
去除所述虚拟栅极侧墙；
在所述虚拟栅极两侧形成栅极侧墙，并以所述栅极侧墙为掩膜形成NMOS器件的源漏极；
执行SPT工艺，去除所述栅极侧墙；
去除所述硬掩膜层，
其中，所述硬掩膜相对所述栅极侧墙和多晶硅具有高选择性。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，还包括下述步骤：
在形成所述虚拟栅极侧墙之前，在所述虚拟栅极两侧形成偏置间隔物。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，还包括下述步骤：在形成所述虚拟栅极侧墙之前，以所述偏置间隔物为掩膜对所述半导体衬底上用于形成PMOS器件的区域执行LDD注入。
4.如权利要求2所述的半导体器件的制造方法，其特征在于，还包括下述步骤：在去除所述虚拟栅极侧墙之后，以所述偏置间隔物为掩膜对所述半导体衬底上用于形成NMOS器件的区域执行LDD注入。
5.如权利要求1-4之一所述的半导体器件的制造方法，其特征在于，所述栅极侧墙包括第一栅极侧墙和第二栅极侧墙。
6.如权利要求5所述的半导体器件的制造方法，其特征在于，执行SPT工艺，去除所述栅极侧墙时，以所述第一栅极侧墙为蚀刻停止层去除所述第二栅极侧墙。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，所述硬掩膜层采用易于被化学试剂去除的材料。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，所述硬掩膜层为La2O3、CeO2、Pr6O11、Nd2O3或Eu2O3。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，使用盐酸去除所述硬掩膜层。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，所述硬掩膜层厚度为
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