CN102237277A

CN102237277A - 半导体器件及其形成方法

Info

Publication number: CN102237277A
Application number: CN 201010159895
Authority: CN
Inventors: 尹海洲; 朱慧珑; 骆志炯
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2010-04-27
Filing date: 2010-04-27
Publication date: 2011-11-09
Anticipated expiration: 2030-04-27
Also published as: CN102237277B

Abstract

一种制造半导体器件的方法，所述方法采用先去除伪堆叠以形成开口；而后从所述开口对衬底进行蚀刻而形成沟槽；再利用外延生长工艺在所述沟槽中生成外延层，以形成掺杂阱；最后，在开口中形成栅极介质层和金属栅极。通过本发明能够避免传统利用离子注入和退火形成的掺杂阱陡峭度降低，并且掺杂剂不当地引入源极区和漏极区的问题，从而提高器件性能。

Description

半导体器件及其形成方法

技术领域

本发明通常涉及一种半导体器件及其形成方法。更具体而言，涉及一种利用原位掺杂工艺形成掺杂阱的半导体器件及其形成方法。

背景技术

随着半导体行业的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。相应地，为了提高MOSFET(金属氧化物半导体场效应晶体管)器件的性能需要进一步减少MOSFET器件的栅长。然而随着栅长持续减小，减少到接近源极和漏极的耗尽层的宽度，例如小于40nm时，将会产生较严重的短通道效应(short channel effect或简写为SCE)，从而不利地降低器件的性能，给大规模集成电路的生产造成困难。如何降低短通道效应以及有效地控制短通道效应，已经成为集成电路大规模生产中的一个很关键的问题。在Thompson S等人的文章中：“MOS Scaling：Transistor Challenges for the 21^stCentury”，Intel Technology Journal Q3`98，第1-19页，描述了倒掺杂阱能够降低短通道效应。由于在衬底中形成倒掺杂阱通常会将掺杂剂不当地引入源极区和漏极区，倒掺杂阱分布与源/漏极区的掺杂重叠，引起MOSFET器件中的带-带泄漏电流和源-漏结电容增加，从而导致器件性能的下降。

因此，为了改进高性能半导体器件的制造，需要一种半导体器件及其形成方法以避免在衬底中形成离子注入区时，特别是在形成掺杂阱区时对源漏区域引入不当掺杂。

发明内容

为了解决上述技术问题，本发明提出了一种制造半导体器件的方法，所述方法包括：a)提供衬底；b)在衬底上形成源极区、漏极区、设置在所述衬底上位于所述源极区和漏极区之间的伪栅堆叠、在所述伪栅堆叠侧壁形成的侧墙以及覆盖所述源极区和漏极区的层间介电层；c)去除所述伪栅堆叠以形成开口；d)从所述开口对衬底进行蚀刻，以在衬底中形成沟槽；e)在所述沟槽中生成外延层，以形成掺杂阱；以及f)在所述开口中形成栅极介质层和金属栅极。

根据本发明的另一个方面还提供一种半导体器件，包括：衬底、位于衬底上的源极区、漏极区、位于衬底上且在所述源极区和所述漏极区之间的栅堆叠、位于栅堆叠侧壁的侧墙和覆盖所述源极区和漏极区的层间介电层、以及形成在栅堆叠下方的衬底中的外延层，其中所述栅堆叠包括覆盖所述侧墙内壁和所述外延层的栅极介质层和金属栅极。所述外延层用来形成掺杂阱。

本发明利用去除伪栅极和伪栅极介质层形成的开口，对衬底进行蚀刻得到一定深度的沟槽，并结合外延生长工艺在沟槽中生成外延层而得到原位(in-situ)掺杂阱，其中掺杂阱位于伪栅极正下方的衬底中。本发明通过形成开口后利用外延生长方式来原位形成掺杂阱，避免了将掺杂剂不当引入到源极区和漏极区的问题。同时，原位形成掺杂阱能更好地控制掺杂剂分布的陡峭度。此外，与扩散掺杂和离子注入掺杂相比，原位形成掺杂阱不需要高温退火激活过程，避免了离子扩散的发生，以及离子扩散进而导致的陡峭度劣化，提高了器件的性能。

因此，本发明所形成的半导体器件可以避免形成掺杂阱时将掺杂剂不当引入到源极区和漏极区，同时还能够避免所形成掺杂阱的陡峭度降低，从而提高器件的性能。

附图说明

图1示出了根据本发明实施例的半导体器件的制造方法的流程图；

图2-11示出了根据本发明实施例的半导体器件各个制造阶段的示意图。

具体实施方式

本发明通常涉及一种半导体器件的制造方法，尤其涉及一种利用原位掺杂工艺形成掺杂阱的半导体器件及其形成方法。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

参考图1，图1示出了根据本发明的实施例的半导体器件的制造方法的流程图。在步骤101，首先提供半导体衬底202，参考图2。在本实施例中，衬底202包括具有晶体结构的硅衬底(例如晶片)。根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬底202可以包括各种掺杂配置。其他例子的衬底202还可以包括其他基本半导体，例如锗和金刚石。或者，衬底202可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。此外，衬底202可以可选地包括外延层，可以被应力改变以增强性能，以及可以包括绝缘体上硅(SOI)结构。

在步骤102中，在衬底202上形成源极区204、漏极区206、设置在所述衬底上位于所述源极区204和所述漏极区206之间的栅堆叠，如图2所示，栅堆叠包括伪栅极介质层212和伪栅极208。另外，在栅堆叠的侧壁形成有侧墙214。

伪栅极介质层212可以为热氧化层，包括氧化硅、氮化硅，例如二氧化硅。伪栅极208为牺牲层。伪栅极208可以例如为多晶硅。在一个实施例中，伪栅极208包括非晶硅。伪栅极介质层212和伪栅极208可以由MOS技术工艺，例如沉积、光刻、蚀刻及/或其他合适的方法形成。

源/漏极区204、206可以通过根据期望的晶体管结构，注入p型或n型掺杂物或杂质到衬底202中而形成。源/漏极区204、206可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成。源极和漏极204、206可以后于伪栅极介质层212形成，利用通常的半导体加工工艺和步骤，对所述器件进行热退火，以激活源极和漏极204、206中的掺杂，热退火可以采用包括快速热退火、尖峰退火等本领域技术人员所知晓的工艺进行。

侧墙214覆盖栅堆叠形成，侧墙214可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料或其组合，和/或其他合适的材料形成。侧墙214可以具有多层结构。侧墙214可以通过包括沉积合适的电介质材料的方法形成。侧墙214有一段覆盖在栅堆叠上，这结构可以用本领域技术人员所知晓的工艺得到。在其它实施例中，侧墙214也可以没有覆盖在栅堆叠上。

如图3所示，特别地，还可以在上述衬底上沉积形成层间介电层(ILD)216，可以是但不限于例如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)。所述层间介电层216可以使用例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)及/或其他合适的工艺等方法形成。层间介电层216可以具有多层结构。在一个实施例中，层间介电层216的厚度范围为大约30到90纳米。

而后，对层间介质层216和侧墙214平坦化处理以暴露伪栅极208的上表面。例如可以通过化学机械抛光(CMP)方法来去除层间介质层216，直至暴露侧墙214的上表面，如图4所示。接着，再对侧墙214进行化学机械抛光或反应离子刻蚀，从而去除侧墙214的上表面，从而暴露伪栅极208，如图5所示。

接着方法进行到步骤103，在该步骤中，栅堆叠包括的伪栅极208和伪栅极介质层212被一并移除，从而形成开口220，并对应暴露出部分的衬底202。如图6所示。可以使用湿蚀刻和/或干蚀刻除去伪栅极208和伪栅极介质层212。在一个实施例中，采用包括四甲基氢氧化铵(TMAH)、氢氧化钾(KOH)或者其他合适蚀刻剂溶液的湿蚀刻工艺来除去伪栅极208，其中，优选TMAH溶液；并且采用包括氢氟酸(HF)或其他合适蚀刻剂溶液的蚀刻工艺来除去为栅极介质层212。

然后步骤进行到104，在该步骤中从所述开口220对衬底进行蚀刻，从而在衬底中形成沟槽。优选地，对衬底的蚀刻可以是湿蚀刻和/或干蚀刻。所形成沟槽对应的蚀刻深度H可以在15-50nm的范围内，形成的沟槽可以在后续步骤中用来形成掺杂阱。参考图7。

在步骤105中，利用外延生长工艺在步骤104蚀刻获得的沟槽中生成外延层232，以在开口下方的衬底中形成掺杂阱。在本发明实施例中，外延层232通过在衬底202对应的蚀刻沟槽中外延生长硅而获得。这里，外延层是用来形成原位掺杂阱。换句话讲，原位掺杂是在外延生长的过程中直接掺入所需要的杂质。在本发明的实施例中，可以采用常规的外延方法来生长硅，例如化学气相淀积(CVD)。优选地，对于PMOS器件，例如，用磷或砷等作为掺杂杂质，而对于NMOS器件，例如，用硼等作为掺杂杂质。

如图8所示，外延层232包括重掺杂硅层230和轻掺杂硅层228。其中重掺杂硅层230是利用原位掺杂形成在沟槽的下部，其掺杂剂量范围在1e18-1e19之间。优选地，重掺杂硅层的厚度范围在10-30nm之间。

轻掺杂硅层228是利用原位掺杂形成在沟槽的上部，以填充所述沟槽。轻掺杂硅层228对应的掺杂剂量小于5e17，掺杂厚度在5-20nm之间。这样，通过外延方法生成外延层，从而形成如图8所示的掺杂阱。

外延层232对应的掺杂阱形成在所述开口220正下方的衬底中，并且所形成的掺杂阱不与源极区204和漏极区206重叠，避免了形成掺杂阱时源极区和漏极区的不当掺杂。

在步骤106，在所述开口220中形成栅极介质层224和金属栅极226，所述栅极介质层224覆盖所述外延层232和侧墙214的内壁。

如图9所示，在层间介质层216的表面以及所述开口220中沉积栅极介质层224，栅极介质层224为高介电常数(高k)材料。在一个实施例中，高k材料包括二氧化铪(HfO₂)。其他例子的高k材料包括HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或其组合，以及/或者其他合适的材料。栅极介质层224可以包括大约12埃到35埃范围之间的厚度。栅极介质层224可以通过例如化学气相沉积(CVD)或者原子层沉积(ALD)的工艺来形成。栅极介质层224还可以具有多层结构，包括具有上述材料的一个以上的层。

优选地，在形成栅极介质层224之后可以在其上沉积金属栅层226，如图10所示。

金属栅层226可以包括一个或多个材料层，优选地，可以包括多层金属，例如衬层，向栅极提供合适功函数的材料，栅电极材料和/或其他合适材料。优选地，功函数金属栅层可以包括在大约10埃到大约100埃范围之间的厚度。用于功函数金属栅层的材料可以从包含下列物质的组中选择一种或多种：TiN、TiSiN、TiCN、TaAlC、TiAlN、TaAlN、TaN、TaSiN、HfSiN、MoSiN、RuTa_x、NiTa_x、TaN、PtSi_x、Ni₃Si、Pt、Ru、Ir、Mo、HfRu、RuO_x，及这些材料的组合。

最后在步骤107中，执行化学机械抛光(CMP)工艺，对步骤16中沉积的金属栅层226和栅极介质层224进行平整化，从而形成金属栅极，并去除层间介质层上方的栅极介质层，如图11所示。所示器件具有使用外延生长工艺形成并位于所述开口正下方的衬底中的掺杂阱。

上面已经根据本发明的实施例描述了利用去除伪栅极形成的开口进行衬底蚀刻，通过外延生长工艺在对应蚀刻沟槽中形成位于伪栅极正下方的衬底中的掺杂阱，避免了将掺杂剂不当引入到源极区和漏极区的问题。同时，原位形成掺杂阱能更好地控制掺杂剂分布的陡峭度。此外，与扩散掺杂和离子注入掺杂相比，原位形成掺杂阱不需要高温退火激活过程，避免了离子扩散的发生，以及离子扩散进而导致的陡峭度劣化，提高了器件的性能。

虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。

此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims

1.一种制造半导体器件的方法，所述方法包括：

a)提供衬底；

b)在衬底上形成源极区、漏极区、设置在所述衬底上位于所述源极区和漏极区之间的伪栅堆叠、在所述伪栅堆叠侧壁形成的侧墙以及覆盖所述源极区和漏极区的层间介电层；

c)去除所述伪栅堆叠以形成开口；

d)从所述开口对衬底进行蚀刻，以在衬底中形成沟槽；

e)在所述沟槽中生成外延层，以形成掺杂阱；以及

f)在所述开口中形成栅极介质层和金属栅极。

2.根据权利要求1所述的方法，其中，在步骤d中所述衬底的蚀刻深度为15-50nm。

3.根据权利要求1或2所述的方法，其中，所述步骤e包括：

利用原位掺杂在所述沟槽的下部形成重掺杂硅层；以及

利用原位掺杂在所述沟槽的上部形成轻掺杂硅层，以填充所述沟槽。

4.根据权利要求3所述的方法，其中，形成所述重掺杂硅层的掺杂剂量为1e18-1e19。

5.根据权利要求4所述的方法，其中，形成所述轻掺杂硅层的掺杂剂量小于5e17。

6.根据权利要求4所述的方法，其中所述重掺杂硅层的厚度范围为10-30nm。

7.根据权利要求4所述的方法，其中所述轻掺杂硅层的厚度范围为5-20nm。

8.一种半导体器件，包括：衬底、位于衬底上的源极区、漏极区、位于衬底上且在所述源极区和所述漏极区之间的栅堆叠、位于栅堆叠侧壁的侧墙和覆盖所述源极区和漏极区的层间介电层、以及位于栅堆叠下方的衬底中的外延层，其中所述栅堆叠包括金属栅极和覆盖所述侧墙内壁和所述外延层的栅极介质层。

9.根据权利要求8所述的半导体器件，其中所述外延层用来形成掺杂阱。

10.根据权利要求9所述的半导体器件，其中所述栅极介质层和所述金属栅极是在形成所述外延层之后形成的。

11.根据权利要求10所述的半导体器件，其中所述掺杂阱包括利用原位掺杂形成在衬底的下方的重掺杂硅层和轻掺杂硅层，所述重掺杂硅层位于所述轻掺杂硅层的下方。

12.根据权利要求11所述的半导体器件，其中，所述重掺杂硅层的掺杂剂量为1e18-1e19。

13.根据权利要求11所述的半导体器件，其中，所述轻掺杂硅层的掺杂剂量小于5e17。

14.根据权利要求11所述的半导体器件，其中所述重掺杂硅层的厚度范围为10-30nm。

15.根据权利要求11中所述半导体器件，其中所述轻掺杂硅层的厚度范围为5-20nm。

16.根据权利要求11所述的半导体器件，其中，所述外延层的深度为15-50nm。