CN109585564A - 一种碳化硅mosfet器件及其制备方法 - Google Patents
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Abstract
本发明揭示了一种碳化硅MOSFET器件，N+型衬底一侧连接有漏极金属，另一侧设有N‑型漂移区，所述N‑型漂移区表面设有P型基区，所述P型基区上分别设有重掺杂P+型源接触区和重掺杂N+型源接触区，所述N‑型漂移区表面还设有栅氧层，所述栅氧层表面设有多晶硅栅层，所述栅氧层由第一SiO2层和第二SiO2层夹持PSG层构成。本发明由于碳化硅MOSFET器件为沟槽栅，可消除JFET区域，同时结合三明治机构的栅氧，能够利用N、P降低界面缺陷态密度，提高迁移率，降低器件导通电阻，改善碳化硅MOSFET器件的性能。
Description
技术领域
本发明属于微电子技术领域，涉及碳化硅功率器件，特别涉及一种低导通电阻、高迁移率的碳化硅MOSFET器件与制备方法。
背景技术
碳化硅是目前发展最成熟的宽禁带半导体材料，与其他半导体材料相比，碳化硅具有高禁带宽度、高饱和电子漂移速度、高击穿强度、低介电常数和高热导率等优点。其中碳化硅MOSFET是目前发展最快的宽禁带功率半导体器件,可广泛应用于电动汽车、充电桩、不间断电源及智能电网等领域。
功率MOSFET器件中，横向功率MOSFET因存在寄生JFET区域，使得器件导通电阻较大，而在垂直结构的功率槽栅MOSFET器件中，其结构的设计消除了JFET区域，大大降低了器件的导通电阻。因此在考虑功率损耗等方面的要求时，垂直功率槽栅MOSFET器件有更大的优势。
碳化硅MOSFET存在的问题是沟道迁移率较低，因而具有较大的导通电阻，能量损耗大。通过干氧化或湿法氧化SiC形成栅介质，SiC/SiO2界面存在悬挂键和碳簇以及大量的界面态,界面陷阱会束缚反型层中的载流子，导致器件电流密度降低，同时束缚的载流子对沟道中的自由载流子又产生库伦散射，导致沟道迁移率降低,降低了器件的导通特性；同时当前通过氧化工艺难以制备厚度>50nm的栅介质。
虽然氧化后可通过后续NO退火，进行对界面氮化处理，改善沟道迁移率，但是沟道迁移率仍然远低于碳化硅体材料的迁移率。与此同时，栅氧化工艺需要高温作业，耗时长，不利于规模化生产，而且栅氧的厚度和质量一直受到氧化工艺的限制。
发明内容
本发明的目的是提供一种低导通电阻、高迁移率碳化硅MOSFET器件的制造方法，克服了现有技术的不足，采用沟槽栅并结合引入三明治结构的栅极电介质层，提供良好的栅介质层和沟道区界面，提高沟道迁移率，减小导通电阻。
为了实现上述目的，本发明采用的技术方案为：一种碳化硅MOSFET器件，包括：
导电的多晶硅栅极；
包裹导电的多晶硅栅极的槽栅介质；
设置在槽栅介质两侧的对称结构的源极；
设置在源极底部的重掺杂N+型源接触区、P型基区和重掺杂P+型源接触区；
自上而下依次设置在槽栅介质下方的N-型漂移区、重掺N+型衬底以及漏极:
所述槽栅介质由第一SiO2层、PSG层和第二SiO2层堆叠构成。
所述导电的多晶硅栅极下方和侧面由槽栅介质包裹，所述第一SiO2层和第二SiO2层均采用高低功率分段沉积方法的沉积。
所述槽栅介质中每层SiO2的低功率沉积的SiO2厚度为5nm-10nm，高功率沉积的SiO2厚度为10nm-25nm，所述槽栅介质中PSG层的厚度为5nm-10nm，P含量为4％-12％wt。
所述槽栅介质退火在NO气氛环境中，退火温度为900℃-1200℃，退火时间为50min-100min。
碳化硅MOSFET器件的槽栅深度大于重掺杂N+型源接触区和P型基区厚度之和。
所述重掺杂N+型源接触区、重掺杂P+型源接触区与源极的下部接触，所述P型基区的面积大小为重掺杂N+型源接触区和重掺杂P+型源接触区的面积之和，所述重掺杂N+型源接触区、重掺杂P+型源接触区的面积大小一致，所述重掺杂N+型源接触区的侧面以及重掺杂P+型源接触区的侧面接触。
所述重掺N+型衬底的厚度为400μm-500μm，掺杂浓度为1×1019cm-3-1×1020cm-3，N-型漂移区的厚度为10μm-50μm，掺杂浓度为1×1016cm-3-1×1017cm-3，P型基区的厚度为0.55μm-1.0μm，掺杂浓度为1×1016cm-3-1×1017cm-3，所述重掺杂P+型源接触区的厚度为0.7μm-0.9μm，掺杂浓度为1×1019cm-3-1×1020cm-3，所述重掺杂N+型源接触区的厚度为0.3μm-0.5μm，掺杂浓度为1×1019cm-3-1×1020cm-3。
一种制造所述化硅MOSFET器件的方法，包括以下步骤：
步骤1、准备由N-型漂移区和重掺N+型衬底构成SiC外延片；
步骤2、在N-型漂移区表面形成P型基区；
步骤3、P型基区表面形成重掺杂P+型源接触区；
步骤4、P型基区表面形成重掺杂N+型源接触区；
步骤5、在SiC外延片溅射一层碳膜，之后在退火炉中退火，再去除SiC外延片表面的碳膜，然后进行槽栅干法刻蚀；
步骤6、在SiC外延片的表面制备栅氧层；
步骤7、在栅氧层表面制备多晶硅栅层；
步骤8、在MOSFET器件的正面与背面分别溅镀源、漏极金属层。
本发明是一种新型碳化硅MOSFET器件，由于碳化硅MOSFET结构具有三明治机构的栅氧，能够利用N、P降低界面缺陷态密度，提高迁移率，降低导通电阻，改善碳化硅MOSFET器件的性能。
附图说明
下面对本发明说明书中每幅附图表达的内容作简要说明：
图1为碳化硅MOSFET器件示意图；
图2为栅氧结构示意图；
图中标记为：1、源极；2、重掺杂N+型源接触区；3、重掺杂P+型源接触区；4、槽栅介质；5、P型基区；6、导电的多晶硅栅极；7、N-型漂移区；8、重掺N+型衬底；9、漏极。
具体实施方式
碳化硅MOSFET(金属-氧化物半导体场效应晶体管)结构包括：重掺N+型衬底8、N-型漂移区7、漏极9、P型基区5，重掺杂N+型源接触区3、重掺杂N+型源接触区2、槽栅介质4和导电的多晶硅栅极6。
在重掺N+型衬底8的一侧连接有漏极9，在重掺N+型衬底8的另一侧设有N-型漂移区7，在N-型漂移区7上设置有P型基区5，在P型基区5中分别设有重掺杂N+型源接触区3和重掺杂N+型源接触区2，在N-型漂移区7的表面设有三明治槽栅介质4，在槽栅介质4的表面设有导电的多晶硅栅极6。
碳化硅MOSFET各个部位的如下：重掺N+型衬底8和N-型漂移区7构成SiC外延片，重掺N+型衬底8的厚度为400μm-500μm，掺杂浓度为1×1019cm-3-1×1020cm-3，N-型漂移区7的厚度为10μm-50μm，掺杂浓度为1×1016cm-3-1×1017cm-3，P型基区5的厚度为0.55μm-1.0μm，掺杂浓度为1×1016cm-3-1×1017cm-3，重掺杂N+型源接触区3的厚度为0.7μm-0.9μm，掺杂浓度为1×1019cm-3-1×1020cm-3，重掺杂N+型源接触区2的厚度为0.3μm-0.5μm，掺杂浓度为1×1019cm-3-1×1020cm-3。
如图1所示，若碳化硅MOSFET结构为沟槽型碳化硅MOSFET结构，N-型漂移区7表面设有一对P型基区5，所述槽栅介质4位于一对P型基区5之间的N-型漂移区7表面，栅槽蚀刻深度1.2-1.6um，槽栅介质4位于沟槽内。
如图2所示，槽栅介质4由第一SiO2层和第二SiO2层夹持PSG层构成，第一SiO2层、PSG层和第二SiO2层均为沉积构成的层结构。其中第一SiO2层沉积于导电类型漂移区7表面，PSG层沉积于第一SiO2层表面，第二SiO2层沉积于PSG层表面。
第一SiO2层由不同工艺沉积的SiO2构成，其中低功率沉积的SiO2厚度为5nm-10nm，高功率沉积的SiO2厚度为10nm-25nm。
第二SiO2层与第一SiO2层的结构相同，均由不同工艺沉积的SiO2构成，其中低功率沉积的SiO2厚度为5nm-10nm，高功率沉积的SiO2厚度为10nm-25nm。
PSG层即磷硅玻璃层，在制备时，PSG层的厚度为5nm-10nm，PSG层中P含量为4％-12％wt。三明治结构的栅氧结构，创造性的引入PSG，通过回流扩散P元素来减少界面态和优化界面，以及后续再引入NO退火氮化处理，不仅克服了氧化工艺中栅极电介质和沟道区域界面处形成的碳聚集，还提高了栅极电介质层质量；提高沟道迁移率，减小导通电阻，提高器件可靠性。
沟槽型碳化硅MOSFET结构的制备方法如下：
步骤1、准备SiC外延片，衬底N+区：厚度为400μm-500μm，掺杂浓度为1×1019cm-3-1×1020cm-3，N-型漂移区7：厚度为10μm-50μm，掺杂浓度为1×1016cm-3-1×1017cm-3，由衬底N+区和N-型漂移区7构成SiC外延片；
步骤2、对碳化硅表面进行标准RCA清洗，然后结合黄光、薄膜、蚀刻工艺，定义离子注入阻挡层，离子注入后，在N-漂移区上形成一对中心对称的P型基区5，P型基区5厚度为0.55μm-1.0μm，掺杂浓度为1×1016cm-3-1×1017cm-3；
步骤3、利用湿法工艺去除表面阻挡层，然后结合黄光、薄膜、蚀刻工艺，定义注入阻挡层，离子注入形成重掺杂N+型源接触区3，重掺杂N+型源接触区3厚度为0.7μm-0.9μm，掺杂浓度为1×1019cm-3-1×1020cm-3；
步骤4、重复之前去除阻挡层流程，定义重掺杂N+型源接触区2阻挡层，注入离子形成重掺杂N+型源接触区2，厚度为0.3μm-0.5μm，掺杂浓度为1×1019cm-3-1×1020cm-3；
步骤5、在SiC表面溅射一层碳膜，在高温退火炉中，温度1300-1800℃，进行注入离子激活，之后用干法工艺去除表面C膜；
步骤6、通过黄光工艺，定义栅槽蚀刻区域，使用电感耦合等离子刻蚀(ICP)或者反应离子刻蚀(RIE),栅槽蚀刻深度1.2～1.6um，之后湿法去除光阻；
步骤7、利用RCA溶液清洁SiC表面，在SiC外延片表面制备槽栅介质4，并进行退火；
步骤8、在定义好的栅氧表面用低压化学气相沉积法淀积一层多晶硅得到导电的多晶硅栅极6；
步骤9、SiC上下表面用溅射方法分别制作源及1、漏极9；
在沟槽型碳化硅MOSFET结构的制备方法步骤7中，制备碳化硅器件的栅氧结构的方法，包括以下步骤：
1)在SiC基材表面采用沉积方式构成第一SiO2层；
首先需要对SiC外延片进行清洁，优选对SiC表面标准RCA清洁处理，然后利用PECVD沉积SiO2；
采用PECVD沉积时将清洁处理后碳化硅外延片置于腔室中，通入一定温度的硅烷与氧气气体，使硅烷和氧气在SiC表面发生反应，最终形成SiO2层(氧化硅膜层)，通过控制时间、气体比例、射频功率以及气氛的温度等条件可以调节硅膜层的厚度以及膜参数；
第一SiO2层按照上述沉积方法分两次沉积构成两层SiO2层，首先在低功率P1下沉积厚度H1的SiO2，然后在温度T1下NO退火t1时间，接着高功率P2下沉积厚度H2的SiO2，从而形成第一层栅氧，即第一SiO2层；
优选，P1的范围为：20W≤P1≤60W；P2的范围为：100W≤P2≤160W；T1的范围为：200℃≤T1≤300℃；t1的范围为：10s≤t1≤20s；H1的范围为：5nm≤H1≤10nm；H2的范围为：10nm≤H2≤25nm。
2)在第一SiO2层表面采用沉积方式构成PSG层；
将带有第一SiO2层(第一层栅氧)的碳化硅外延片转移另一腔体中，并在腔室中通入磷烷、硅烷、氧气气体，通过控制气氛的温度和时间等条件，在第一SiO2层表面形成一层厚度H3致密的磷硅玻璃(PSG)。
PSG沉积后第二层SiO2需要在t2时间内进行，其中，H3的范围为：5nm≤H3≤10nm；t2的范围为：0.5h≤t2≤1h。
3)在PSG层表面采用沉积方式构成第二SiO2层。
再将碳化硅外延片转移至原腔体中沉积SiO2，重复生成第一层栅氧的过程，即采用PECVD沉积，将沉积有PSG层的碳化硅外延片置于腔室中，通入一定温度的硅烷与氧气气体，使硅烷和氧气在PSG层表面发生反应，最终形成SiO2层(氧化硅膜层)，通过控制时间、气体比例、射频功率以及气氛的温度等条件可以调节硅膜层的厚度以及膜参数；
第二SiO2层按照上述沉积方法分两次沉积构成两层SiO2层，首先在低功率P1下沉积厚度H1的SiO2，然后在温度T1下NO退火t1时间，接着高功率P2下沉积厚度H2的SiO2，从而形成第三层栅氧，即第二SiO2层；
同样的优选，P1的范围为：20W≤P1≤60W；P2的范围为：100W≤P2≤160W；T1的范围为：200℃≤T1≤300℃；t1的范围为：10s≤t1≤20s；H1的范围为：5nm≤H1≤10nm；H2的范围为：10nm≤H2≤25nm。
4)将制成的栅氧结构转移至退火炉中退火，在温度T2下，NO气氛中退火时间t3，完成PSG回流，退火过程N与P可扩散至界面，减少界面态。
其中，T2的范围为：900℃≤T2≤1200℃；所述t3的范围为：50min≤t3≤100min。
本发明碳化硅器件为沟槽型MOSFET，可消除JFET区域,结合引入新型结构的栅氧结构和工艺，可以有效的降低器件导通电阻，提高沟道迁移率，改善器件的可靠性。
本发明碳化硅器件的栅氧结构及其制备方法的原理如下：通过沉积三层性质不一二氧化硅形成栅氧的方法，加入NO退火工艺，退火同时完成PSG回流。致密的PSG可以阻挡易迁移Na+、K+，同时PSG高温下的流动性，可以起到填隙、平坦化界面，减少界面缺陷；退火过程中N与P可以扩散至SiC/SiO2界面处钝化界面缺陷，提高沟道迁移率；N可在界面处形成Si-N，改善因P引入导致阈值电压漂移，提高器件可靠性。
栅氧为三明治结构(由三层材料构成)，可以根据器件性能要求，自由优化各电介质层的厚度，克服氧化工艺的局限性；本发明实例中还通过严格控制PSG与直接空气接触，以免PSG吸潮，带来不利影响。
采用三明治结构栅氧的碳化硅MOSFET器件，改善了SiC/SiO2界面态，得到了高质量的MOS结构。通过采用CVD沉积电介质层的工艺，克服栅氧氧化工艺界面存在碳簇、悬挂键等影不良问题；CVD沉积三明治结构的栅氧，克服氧化工艺难以制备高质量厚栅氧问题；创造性引入PSG作为栅氧中间层，阻挡可移动的Na+K+，NO退火过程中便完成PSG回流，一方面致密的PSG良好的填隙性、平坦化能力，有利于得到高质量的栅氧；NO退火过程，N与P扩散至SiC/SiO2界面处钝化界面缺陷，减少载流子散射中心以提高沟道迁移率，同时N可在界面处形成Si-N，改善由P导致阈值电压漂移现象，可提高器件可靠性。经过本发明实施例提供栅氧制备方法得到的SiC/SiO2界面态密度的到改善，从而提高碳化硅器件的沟道迁移率和可靠性。
上面结合附图对本发明进行了示例性描述，显然本发明具体实现并不受上述方式的限制，只要采用了本发明的方法构思和技术方案进行的各种非实质性的改进，或未经改进将本发明的构思和技术方案直接应用于其它场合的，均在本发明的保护范围之内。
Claims (8)
1.一种碳化硅MOSFET器件，包括：
导电的多晶硅栅极(6)；
包裹导电的多晶硅栅极的槽栅介质(4)；
设置在槽栅介质(4)两侧的对称结构的源极(1)；
设置在源极底部的重掺杂N+型源接触区(2)、P型基区(5)和重掺杂P+型源接触区(3)；
自上而下依次设置在槽栅介质(4)下方的N-型漂移区(7)、重掺N+型衬底(8)以及漏极(9),其特征在于:
所述槽栅介质(4)由第一SiO2层、PSG层和第二SiO2层堆叠构成。
2.根据权利要求1所述的碳化硅MOSFET器件，其特征在于：所述导电的多晶硅栅极(6)下方和侧面由槽栅介质(4)包裹，所述第一SiO2层和第二SiO2层均采用高低功率分段沉积方法的沉积。
3.根据权利要求2所述的碳化硅MOSFET器件，其特征在于：所述槽栅介质(4)中每层SiO2的低功率沉积的SiO2厚度为5nm-10nm，高功率沉积的SiO2厚度为10nm-25nm，所述槽栅介质(4)中PSG层的厚度为5nm-10nm，P含量为4％-12％wt。
4.根据权利要求3所述的碳化硅MOSFET器件，其特征在于：所述槽栅介质(4)退火在NO气氛环境中，退火温度为900℃-1200℃，退火时间为50min-100min。
5.根据权利要求1、2、3或4所述的碳化硅MOSFET器件，其特征在于：碳化硅MOSFET器件的槽栅深度大于重掺杂N+型源接触区(2)和P型基区(5)厚度之和。
6.根据权利要求5所述的碳化硅MOSFET器件，其特征在于：所述重掺杂N+型源接触区(2)、重掺杂P+型源接触区(3)与源极(1)的下部接触，所述P型基区(5)的面积大小为重掺杂N+型源接触区(2)和重掺杂P+型源接触区(3)的面积之和，所述重掺杂N+型源接触区(2)、重掺杂P+型源接触区(3)的面积大小一致，所述重掺杂N+型源接触区(2)的侧面以及重掺杂P+型源接触区(3)的侧面接触。
7.根据权利要求6所述的碳化硅MOSFET器件，其特征在于：所述重掺N+型衬底(8)的厚度为400μm-500μm，掺杂浓度为1×1019cm-3-1×1020cm-3，N-型漂移区(7)的厚度为10μm-50μm，掺杂浓度为1×1016cm-3-1×1017cm-3，P型基区(5)的厚度为0.55μm-1.0μm，掺杂浓度为1×1016cm-3-1×1017cm-3，所述重掺杂P+型源接触区(3)的厚度为0.7μm-0.9μm，掺杂浓度为1×1019cm-3-1×1020cm-3，所述重掺杂N+型源接触区(2)的厚度为0.3μm-0.5μm，掺杂浓度为1×1019cm-3-1×1020cm-3。
8.一种制造如权利要求1-7所述化硅MOSFET器件的方法，其特征在于，包括以下步骤：
步骤1、准备由N-型漂移区(7)和重掺N+型衬底(8)构成SiC外延片；
步骤2、在N-型漂移区(7)表面形成P型基区(5)；
步骤3、P型基区(5)表面形成重掺杂P+型源接触区(3)；
步骤4、P型基区(5)表面形成重掺杂N+型源接触区(2)；
步骤5、在SiC外延片溅射一层碳膜，之后在退火炉中退火，再去除SiC外延片表面的碳膜，然后进行槽栅干法刻蚀；
步骤6、在SiC外延片的表面制备栅氧层；
步骤7、在栅氧层表面制备多晶硅栅层；
步骤8、在MOSFET器件的正面与背面分别溅镀源、漏极金属层。
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