CN101006569A - 形成突变的源漏金属栅晶体管 - Google Patents

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Abstract

可以利用栅结构作为掩模来形成源和漏区域。然后栅结构可以被去除以形成间隙且隔离物可以形成在间隙内以限定沟槽。在于基底内形成沟槽的过程中，源漏区域的部分被去除。然后基底填充回外延材料且在外延材料上形成新的栅结构。作为结果，可以实现更突变的源漏结。

Description

形成突变的源漏金属栅晶体管
背景技术
本发明涉及用于制造半导体器件，特别是带有金属栅电极的半导体器件的方法。
带有由二氧化硅制造的非常薄的栅电介质的MOS场效应晶体管可能经历不可接受的栅泄漏电流。由某些高介电常数(K)的电介质材料形成栅电介质，而不是由二氧化硅形成栅电介质可以降低栅泄漏。如在此所使用，高K电介质意味着具有高于10的介电常数。
因为这样的高K电介质层与多晶硅不兼容，在包括高K栅电介质的器件中可能希望使用金属栅电极。当制造包括金属栅电极的CMOS器件时，可能需要由不同的材料制造NMOS栅电极和PMOS栅电极。替代栅过程可用于由不同的金属形成栅电极。在此过程中，由一对隔离物括起的第一多晶硅层选择地被去除到第二多晶硅层，以在隔离物之间造成沟槽。沟槽填充以第一金属。第二多晶硅层然后被去除且以与第一金属不同的第二金属替代。
因此，存在对形成替代金属栅电极的替换的方式的需求。
附图说明
图1至图9描述了当实现本发明的实施例时可以形成的结构的截面；
图10至图12描述了当实现本发明的实施例时可以形成的结构的截面；
图13至图14描述了当实现本发明的实施例时可以形成的结构的截面；和
图15是用于本发明的一个实施例的掺杂剂浓度与距离的关系图。
在这些图中示出的特征不意图于按比例绘制。
具体实施方式
最初，在基底10上形成挡控(dummy)电介质层19，如在图1中示出。在一个实施例中，层19可以为20至30埃的二氧化硅。基底10可以包括块硅或绝缘体上硅的子结构。替代地，基底10可以包括可与硅结合或不可与硅结合的其他材料，例如：锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。虽然在此描述了可形成基底10的材料的一些例子，但任何可用作在其上可以构建半导体器件的基础的材料落入本发明的精神和范围内。
牺牲层18形成在挡控电介质层19上。在一个实施例中，牺牲层18可以包括多晶硅。牺牲层18的厚度可以例如在大约100埃和大约2000埃之间，且在一个实施例中厚度在大约500埃和大约1600埃之间。
常规的湿蚀刻过程或干蚀刻过程可用于去除牺牲层18和挡控氧化物层19的未保护的部分。
形成有图案的牺牲层18可以用作用于离子注入浅源漏区域14的掩模，如在图2中示出。描绘的结构可应用于形成互补的金属氧化物半导体集成电路的NMOS或PMOS晶体管。
当形成图2的结构后，侧壁隔离物17和16可以形成在牺牲层18的相对侧上，如在图3中示出。当隔离物16包括氮化硅时，它可以以如下方式形成。首先，在整个结构上沉积大体上厚度均一的氮化硅层，例如厚度小于大约1000埃。常规的沉积过程可以用于生成此结构。
在一个实施例中，当首先在基底10和牺牲层18上形成缓冲氧化物层17后，氮化硅层直接地沉积在基底10上和牺牲层18的相对的侧上。
氮化硅层可以使用常规的过程蚀刻，用于各向异性地蚀刻氮化硅。作为此蚀刻步骤的结果，牺牲层18被一对侧壁隔离物16、17括起。
如典型地完成，在形成隔离物16、17后，可希望通过向基底10注入离子来进行掩模和离子注入步骤，以产生深的源漏区域12，然后施加恰当的退火步骤，如在图3中示出。
退火将激活先前引入到深的源漏区域12和浅的区域14以及引入到牺牲层18内的掺杂剂。在优选的实施例中，施加快速热退火，它发生的温度超过大约1000摄氏度，且最佳地发生在1080摄氏度的温度。
在形成隔离物16、17后，电介质层20可以沉积在器件上而生成图4的结构。电介质层20例如可以包括二氧化硅或低K材料。电介质层20可以掺杂有磷、硼或其他元素，且可以使用高密度等离子体沉积过程形成。
电介质层20从具有图案的牺牲层18去除，如在图4中示出。可以施加常规的化学机械抛光(“CMP”)操作以去除电介质层20的部分。
在形成图4的结构后，牺牲层18被去除以生成定位在侧壁隔离物16、17之间的沟槽22而产生了图5中示出的结构。
在一个实施例中，施加湿蚀刻过程而不去除相对的传导率类型的牺牲层的显著的部分，湿蚀刻过程对不同的传导率的牺牲层上的一个传导率层18是有选择性的。
当牺牲层18是N型掺杂的时，这样的湿蚀刻过程可以包括将牺牲层18在足够的温度下暴露于包括氢氧化物源的水溶液足够的时间，以去除大体上所有的层18。氢氧化物源可以包括在去离子水中体积百分比为大约2％到大约30％的氢氧化铵或氢氧化四烃基铵，例如氢氧化四甲基铵(“TMAH”)。
任何保留的牺牲层18可以通过暴露于溶液而选择地被去除，溶液维持在大约15摄氏度到大约90摄氏度之间(例如低于大约40摄氏度)的温度，其包括在去离子水中的体积百分比为大约2％到30％的氢氧化铵。在优选地持续至少一分钟的暴露步骤期间，可以希望的是施加频率为大约10kHz到大约2000kHz之间而以大约1W/cm2到大约10W/cm2之间消散的声能。
在一个实施例中，厚度为大约1350埃的牺牲层18可以选择地通过在大约25摄氏度下将其暴露于包括在去离子水中的体积百分比为大约15％的氢氧化铵的溶液大约30分钟，同时施加大约1000kHz的且以大约5W/cm2消散的声能而被去除。
作为替代，牺牲层18可以选择地通过将其暴露于溶液至少1分钟而被去除，该溶液维持在大约60摄氏度到大约90摄氏度之间的温度，其包括在去离子水中的体积百分比为大约20％到大约30％的TMAH，同时施加声能。通过将厚度为1350埃的牺牲层104在大约80摄氏度下暴露于包括在去离子水中的体积百分比为大约25％的TMAH的溶液大约2分钟，同时施加大约1000kHz且以大约5W/cm2消散的声能，可将该牺牲层去除，这可以大体上去除所有的层18而不去除对于相对的传导率类型的晶体管的牺牲层的显著的量。挡控栅电介质层19可以是足够厚的，以防止施加以去除牺牲层18的蚀刻剂到达沟道区域，沟道区域位于挡控电介质层19的下方。
参考图6，侧壁隔离物24可以形成在沟槽22内。可以由氮化物形成的隔离物24形成与最终的栅边沿的偏移，以允许在源漏区域上的重叠。在一个实施例中，隔离物24的宽度可以小于10纳米。然后可以利用湿蚀刻来去除薄的电介质层19。例如，可利用氢氟酸。然后，可使用干蚀刻来蚀刻通过隔离物24之间的开口被暴露的沟道区域内的硅。在一个实施例中，干蚀刻可以使用六氟化硫(SF6)、氯或NF3。在本发明的一个实施例中，结果是沟槽26，沟槽26向下延伸到大约等于深源漏区域12的深度的深度，如在图7中示出。
然后，如在图8中示出，沟槽26的部分可以以外延材料28填充到浅源漏区域14的上表面的高度。材料28仅举数例例如可以是锗、锗硅、InSb或掺杂碳的硅。例如，带有1E19cm-3的掺杂水平的Si1-xGex的N型外延层可能在电流流动方向上产生压缩应力。
在一个实施例中，材料28可以在基部被重掺杂而在表面被轻掺杂。在其他的实施例中，材料28可以均一地未掺杂、轻掺杂或重掺杂。在PMOS结构中可以利用P型选择外延区域。
然后，隔离物24可以被去除，例如使用磷酸去除，且也可以去除位于下方的栅电介质19的保留的部分。在一个实施例中，小于30纳米的薄的氧化物(未示出)可以在低的温度下生长或可以化学地生长以保护外延地生长的材料28。磷酸对于这样的氧化物是具有选择性的。
如在图9中示出，可以形成U形形状的高K电介质层32。可用于制造高K栅电介质层32的材料中的一些材料包括：氧化铪、氧化硅铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化钇、氧化铝、氧化钽钪铅和铌酸锌铅。特别地优选的是氧化铪、氧化锆、氧化钛和氧化铝。虽然可以用于形成高K栅电介质层32的材料的一些例子在此描述，层可以由其他用于降低栅泄漏的材料制成。在本发明的一个实施例中，层32具有高于10且从15到25的介电常数。
高K栅电介质层32可以使用常规的沉积方法形成在材料28上，例如使用常规的化学蒸汽沉积(“CVD”)、低压CVD或物理蒸汽沉积(“PVD”)过程。优选地，使用常规的原子层CVD过程。在这样的过程中，金属氧化物前驱体(例如金属氯化物)和蒸汽可以以选择的流速供给到CVD反应器内，CVD反应器然后以选择的温度和压力运行以生成材料28和高K栅电介质层32之间的原子级平滑的界面。CVD反应器应运行足够长的时间以形成带有希望的厚度的层。在大多数应用中，高K栅电介质层32的厚度例如可以小于大约60埃，且在一个实施例中厚度在大约5埃到大约40埃之间。
在NMOS的例子中，N型金属层30可以形成在层32上。层30可以包括任何N型传导材料，金属NMOS栅电极可以源自此材料。N型材料层30优选地具有热稳定性特征，这使其适合于制成用于半导体器件的金属NMOS栅电极。
可用于形成N型金属层30的材料包括：铪、锆、钛、钽、铝和它们的合金，例如包括这些元素的金属碳化物，即碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层30可以使用熟知的PVD过程或CVD过程，例如常规的溅射过程或原子层CVD过程而形成在第一高K栅电介质层32上。如在图9中示出，除去它填充沟槽26处外，N型金属层30被去除。层30可以从器件的其他部分通过湿蚀刻过程或干蚀刻过程或适当的CMP操作而去除。电介质层32可以用作蚀刻或抛光停止件。
N型金属层30可以用作金属NMOS栅电极，其具有大约3.9eV到大约4.2eV之间的功函数且具有大约25埃到大约2000埃之间的厚度，且在一个实施例中可以特别地具有大约500埃到大约1600埃之间的厚度。
作为结果的结构具有在电流流向源和漏方向上向外延伸的沟道应力。因为硅锗晶格大于硅晶格而出现应力。锗的浓度可以适合于实现最大的应力量。
在形成N型金属层30之后，用于PMOS器件的牺牲层18被去除以生成用于PMOS器件的定位在侧壁隔离物之间的沟槽。在优选的实施例中，PMOS牺牲层18在足够的温度下(例如在大约60摄氏度到大约90摄氏度之间)暴露于包括在去离子水中体积百分比为大约20％到大约30％之间的TMAH的溶液足够的时间，同时施加声能，以去除所有的PMOS牺牲层而不去除N型金属层的显著的部分。
替代地，可以施加干蚀刻过程来选择地去除PMOS牺牲层18。当牺牲层18为P型掺杂(例如掺杂以硼)时，这样的干蚀刻过程可以包括将牺牲层106暴露于源自六氟化硫(“SF6”)、溴化氢(“HBr”)、碘化氢(“HI”)、氯、氩和/或氦的等离子体。这样的选择性的干蚀刻过程可在平行板反应器中发生或在电子回旋加速器共振蚀刻机中发生。
PMOS牺牲层18可以被PMOS层30替代，如结合N型层所描述。P型金属层30可以包括任何P型传导材料，金属PMOS栅电极源自该P型传导材料。P型金属层优选地具有热稳定性特点，这使得它适合于制成用于半导体器件的金属PMOS栅电极。
可以用于形成P型金属层30的材料包括：钌、钯、铂、钴、镍和传导金属氧化物，例如氧化钌。P型金属层30可以使用熟知的PVD过程或CVD过程，例如使用常规的溅射或原子层CVD过程而形成在第二高K栅电介质层上。除去它填充沟槽处外，P型金属层被去除。层30可以从器件的其他部分通过湿蚀刻过程或干蚀刻过程或恰当的CMP操作去除，使得电介质层32用作蚀刻或抛光停止件。
P型金属层30可以用作金属PMOS栅电极，其具有大约4.9eV到大约5.2eV之间的功函数且具有大约100埃到大约2000埃之间的厚度，且更优选地具有大约500埃到大约1600埃之间的厚度。
参考图10，根据本发明的另一个实施例，源漏延伸掺杂36最初地通过离子注入砷施加，以在基底10内形成源漏延伸。然后，牺牲层18和栅电介质19可以被沉积且具有图案，如图11示出。然后，可以产生在图12中示出的结构(对应于图4的结构且使用相同的技术)。过程的剩余部分可以如前文中的解释进行。即，可以去除层18，如图13所指示，且使用隔离物24作为掩模形成沟槽。外延材料28填充沟槽26的下部分。施加栅电介质32且以栅电极30填充沟槽，如在图14中示出。
在图10至图14中示出的解决方法可以产生甚至更突变的源漏延伸。在此实施例中，可实现极其浅的延伸而不关心提供需要的栅欠重叠，因此提供了改进的短沟道控制而不增加外部电阻。在沟道下方的延伸36的部分在随后的蚀刻中被去除以形成沟槽26。
参考图15，在外延材料28的左侧的区域，源漏延伸36掺杂量相对地高。向插入的材料28的右侧处移动时，浓度突然地改变为对应于在外延材料28中提供的掺杂的量的低得多的掺杂剂浓度。
虽然本发明已参考有限个数的实施例被描述，本领域技术人员将认识到多个从本发明的修改和变化。意图于附带的权利要求书覆盖所有这些落入本发明的实际精神和范围内的修改和变化。

Claims (16)

1.一种方法，其包括：
在基底内形成源漏掺杂；
在所述的基底内形成沟槽以去除所述的源漏掺杂的部分；
以半导体材料填充所述的沟槽；和
在所述的已填充的沟槽上方形成栅电极。
2.根据权利要求1所述的方法，包括在一对隔离物之间形成牺牲栅结构。
3.根据权利要求2所述的方法，包括以电介质覆盖所述的结构。
4.根据权利要求3所述的方法，包括去除所述的栅结构。
5.根据权利要求4所述的方法，包括在去除所述的栅结构后留下的间隙内形成隔离物。
6.根据权利要求5所述的方法，包括使用所述的隔离物在所述的基底内通过所述的间隙蚀刻沟槽。
7.根据权利要求6所述的方法，包括在形成所述的沟槽前形成源漏区域和通过形成所述的沟槽去除所述的源漏区域的部分。
8.根据权利要求7所述的方法，包括在所述的沟槽内沉积半导体材料以部分地填充所述的沟槽。
9.根据权利要求8所述的方法，包括将所述的沟槽填充到大体上等于所述的基底的水平的水平。
10.根据权利要求9所述的方法，包括在所述的半导体材料上形成栅电介质和栅电极。
11.根据权利要求10所述的方法，包括以外延材料填充所述的沟槽。
12.一种方法，其包括：
在基底上形成第一栅结构；
使用所述的栅结构以在基底内形成源漏掺杂剂；
去除所述的第一栅电介质结构以形成间隙；
在所述的间隙内形成隔离物；
在所述的基底内使用所述的隔离物作为导向件形成沟槽；
以半导体材料填充所述的沟槽；和
在所述的已填充的沟槽上方形成第二栅电极结构。
13.根据权利要求12所述的方法，包括以电介质覆盖所述的第一栅结构。
14.根据权利要求12所述的方法，包括在所述的沟槽内沉积外延材料。
15.根据权利要求12所述的方法，包括以所述的半导体材料将所述的沟槽填充到大体上等于所述的基底的水平的水平。
16.根据权利要求12所述的方法，包括在填充所述的沟槽的所述的半导体材料上方形成所述的第二栅电极结构下的栅电介质。
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