CN102376551A - 半导体器件结构的制造方法及其结构 - Google Patents

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Abstract

本发明提出一种半导体器件结构的制造方法及其结构，该方法包括：提供半导体衬底；在所述半导体衬底上形成第一绝缘层；嵌入所述第一绝缘层和半导体衬底形成浅沟槽隔离；嵌入所述半导体衬底形成沟道区；形成所述沟道区上的栅堆叠线；其中，在形成所述沟道区之前，所述方法进一步包括：对所述半导体衬底进行源/漏区注入。该方法通过在沟道区和栅堆叠形成之前以自对准的方式形成源/漏区，以实现不必借助牺牲栅而达到替代栅工艺的有益效果，有利于简化工艺、降低成本。

Description

半导体器件结构的制造方法及其结构
技术领域
本发明涉及半导体器件设计及其制造技术领域，特别涉及一种在栅极形成之前自对准形成源/漏区的CMOS器件的制造方法及其结构。 
背景技术
随着半导体技术的发展，对CMOS(互补金属氧化物半导体)器件的性能和特征尺寸的要求越来越高，尤其是在45纳米及以下工艺集成中，替代栅(replacement gate)工艺有广泛应用。图1为现有技术中典型的替代栅工艺示意图，包括先形成牺牲栅100，接着形成源/漏区200、侧墙300和源/漏区硅化物覆盖层400，然后去除牺牲栅100以在侧墙300的内壁形成开口500，最后在开口中形成替代栅堆叠。这种工艺的优点在于，替代栅堆叠形成在源/漏区生成之后，从而避免了高温退火以及其他的源/漏工艺对栅堆叠中的介质和导体的不良影响。 
但是此工艺存在以下缺陷：替代栅工艺复杂成本高；在CMOSFET(互补金属氧化物半导体场效应晶体管)中集成接触孔变得越来越困难；在CMOS器件中实现高k介质/金属栅工艺更加困难。因而开发既具备替代栅工艺的有益效果，又能够改进其工艺缺陷的新型制造技术势在必行。 
发明内容
本发明的目的旨在至少解决上述技术问题之一，特别是不必借助牺牲栅而达到替代栅工艺的效果，从而避免了替代栅工艺的诸多缺陷。 
为达到上述目的，一方面，本发明提出一种半导体器件结构的制造方法，包括：提供半导体衬底；在所述半导体衬底上形成第一绝缘层；嵌入所述第一绝缘层和半导体衬底形成浅沟槽隔离；嵌入所述半导体衬底形成沟道区；形成所述沟道区上的栅堆叠线；其中，在形成所述沟道区之前， 所述方法进一步包括：对所述半导体衬底进行源/漏区注入。 
优选地，其中第一绝缘层包括Si3N4、SiO2、SiOF、SiCOH、SiO、SiCO、SiCON和SiON中的任一种或多种的组合。 
可选地，如果在形成所述第一绝缘层之前进行源/漏区注入，则形成所述浅沟槽隔离之后，所述方法进一步包括：回刻所述第一绝缘层；在回刻后的第一绝缘层上形成第二绝缘层，所述第二绝缘层与第一绝缘层的材料相同；则形成所述沟道区时，进一步包括将所述沟道区上方的第二绝缘层也进行刻蚀。 
可选地，如果在形成所述浅沟槽隔离之后进行源/漏区注入，则形成所述浅沟槽隔离之后，所述方法进一步包括：去除覆盖在有源区上的所述第一绝缘层；对所述半导体衬底进行源/漏区注入；在所述半导体衬底上形成第二绝缘层，所述第二绝缘层与第一绝缘层的材料相同；则形成所述沟道区时，包括将所述沟道区上方的第二绝缘层进行刻蚀。 
优选地，形成所述沟道区包括：嵌入所述第一绝缘层和半导体衬底形成条状凹槽，所述凹槽的底部高于所述浅沟槽隔离的底部；在所述凹槽底部形成第三绝缘层；在所述凹槽内、所述第三绝缘层上形成沟道区。 
优选地，所述第三绝缘层包括Si3N4、SiO2、SiOF、SiCOH、SiO、SiCO、SiCON和SiON中的任一种或多种的组合。 
优选地，形成所述沟道区的方法包括：以所述凹槽内暴露的侧壁为源外延生长沟道区。 
优选地，所述沟道区的材料包括Si、Si:C、GaN、AlGaN、InP和SiGe中任一种或多种的组合。这样能够根据需要选择沟道区的组成材料。 
优选地，形成所述沟道区之后还包括：在所述沟道区之上、沿所述凹槽侧壁形成栅内侧墙，用以减小栅沟道的特征尺寸，从而能够降低短栅工艺的难度。 
优选地，对所述半导体衬底进行源/漏区注入包括：对整个半导体衬底或所述半导体衬底上的有源区进行源/漏区注入，并进行退火以激活注入的杂质。 
优选地，在所述沟道区上形成栅堆叠线，包括：在所述沟道区上形成 栅介质层；在所述栅介质层上形成栅电极线；去除所述第一绝缘层；环绕所述栅电极线外侧形成外侧墙；其中，在形成所述外侧墙之后、完成所述半导体器件的前道工艺之前，将所述栅电极线进行切割以形成电隔离的栅电极。 
优选地，将所述栅电极线进行切割包括：采用反应离子刻蚀或激光切割刻蚀。 
优选地，在形成所述栅堆叠线之后，进行栅电极线的切割以形成电隔离的栅电极；所述方法进一步包括：在所述半导体衬底上形成层间介质层，其中，所述层间介质层将所述隔离的栅电极之间进行填充；以及刻蚀所述层间介质层以在所述栅电极或源/漏区上形成接触孔。 
优选地，在形成所述栅堆叠线之后，所述方法进一步包括：形成第一层间介质层；刻蚀所述第一层间介质层以在所述源/漏区上形成下接触孔；在所述下接触孔中形成下接触部；将所述栅电极线进行切割；形成第二层间介质层；刻蚀所述第二层间介质层以在所述栅电极线或源/漏区上形成上接触孔；在所述上接触孔中形成上接触部；其中，在所述源/漏区上，所述下接触部与上接触部对齐。可见，本发明的实施例还可以兼容双接触孔工艺。 
另一方面，本发明还提出一种根据上述方法制造的半导体器件结构，包括：半导体衬底；沟道区，内嵌于所述半导体衬底中；栅堆叠，位于所述沟道区上，包括位于沟道区上的栅介质层和位于栅介质层上的栅电极；源/漏区，位于所述半导体衬底中沟道区的两侧，在所述沟道区和栅堆叠形成之前通过对所述半导体衬底进行源/漏区注入形成，从而所述源/漏区中位于同一深度的杂质浓度均匀。 
优选地，所述沟道区的材料包括Si、Si:C、GaN、AlGaN、InP和SiGe中一种或多种的组合。 
优选地，所述沟道区通过外延生长形成。 
优选地，在所述沟道区的底部与所述半导体衬底之间进一步包括绝缘层。 
优选地，在所述半导体衬底中形成有浅沟槽隔离，且所述绝缘层的底 部高于所述浅沟槽隔离的底部。 
优选地，所述绝缘层包括Si3N4、SiO2、SiOF、SiCOH、SiO、SiCO、SiCON和SiON中任一种或多种的组合。 
优选地，所述半导体器件结构，进一步包括栅内侧墙，形成在所述沟道区之上、所述栅堆叠的两侧，且沿栅宽的方向上，所述内侧墙的端部与所述栅电极的端部相齐。 
优选地，所述半导体器件结构，进一步包括外侧墙，形成在所述栅堆叠的两侧，且沿栅宽的方向上，所述外侧墙的端部与所述栅电极的端部相齐。 
优选地，所述半导体器件结构，其中，沿栅宽的方向上，相邻的栅电极之间填充有介质材料以形成栅堆叠之间的电隔离。 
优选地，所述半导体器件结构，沿栅宽的方向上，相邻的栅电极之间的距离为1-10nm。 
优选地，所述半导体器件结构，进一步包括下接触部和上接触部，所述下接触部与源/漏区接触并与栅堆叠的顶部同高，所述上接触部与栅堆叠的顶部和下接触部分别接触；其中，在所述源/漏区上，所述下接触部与上接触部对齐。 
本发明提出一种在沟道区和栅堆叠形成之前通过对半导体衬底进行注入，以自对准的方式形成源/漏区的方法，实现不必借助牺牲栅而达到替代栅工艺的有益效果，从而简化工艺、降低成本。另外，在形成沟道区之前进行源/漏区注入，则避免了现有技术中形成源/漏区容易造成的杂质扩散现象。并且，通过增加栅内侧墙，能够有效调节栅沟道的特征尺寸。另外，通过应用有效增大载流子迁移率的外延沟道，大大增强MOSFET的器件性能。此外，本发明的实施例还结合栅电极线切割的一种独特工艺，能够有效提高栅电极之间的绝缘效果以及简化栅电极刻蚀、光刻以及降低OPC(Optical Proximity Correction，光学临近效应校正)的难度，本工艺还兼容于高k介质/金属栅工艺。 
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。 
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，本发明的附图是示意性的，因此并没有按比例绘制。其中： 
图1为现有技术的替代栅工艺示意图； 
图2为根据本发明的实施例的半导体衬底的示意图； 
图2a为图2所示的沿CC’方向的剖面图； 
图3为根据本发明的实施例的形成凹槽的步骤的示意图； 
图3a、3b分别示出了图3所示的沿AA’和BB’方向的剖面图； 
图4示出了根据本发明的实施例的形成第三绝缘层的步骤的示意图； 
图4a、4b分别示出了图4所示的沿AA’和BB’方向的剖面图； 
图5示出了根据本发明的实施例的形成沟道区的步骤的示意图； 
图5a、5b分别示出了图5所示的沿AA’和BB’方向的剖面图； 
图6a为在图5所示的器件上形成内侧墙沿AA’方向的剖面图； 
图6b为在图5所示的器件上形成内侧墙沿BB’方向的剖面图； 
图7示出了根据本发明的实施例的形成栅堆叠的步骤的示意图； 
图7a、7b分别示出了图7所示的沿AA’和BB’方向的剖面图； 
图8a为在图7所示的器件上去除第一绝缘层沿AA’方向的剖面图； 
图8b为在图7所示的器件上去除第一绝缘层沿BB’方向的剖面图； 
图9示出了根据本发明的实施例的切割栅电极线的步骤的示意图； 
图10示出了根据本发明的实施例的形成外侧墙的步骤的示意图； 
图10a、10b分别示出了图10所示的沿AA’和BB’方向的剖面图； 
图11示出了根据本发明另一实施例的形成外侧墙的步骤的示意图； 
图11a、11b分别示出了图11所示的沿AA’和BB’方向的剖面图； 
图12a为根据本发明另一实施例的形成金属硅化物接触沿AA’方向的示意图； 
图13为根据本发明另一实施例的切割栅电极先的步骤的示意图； 
图14示出了根据本发明另一实施例的形成层间介质层的步骤的示意图； 
图14a、14b分别示出了图14所示的沿AA’和BB’方向的剖面图； 
图15a示出了根据本发明的再一实施例的形成下接触的步骤的示意图； 
图16a示出了根据本发明的再一实施例的形成上接触的步骤的示意图。 
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。 
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。 
图2-16a示出了根据本发明的实施例制造半导体器件结构的中间步骤的结构剖面图。以下将结合图2-16a详细说明根据本发明实施例制造半导体器件结构的方法以及由此得到的器件结构。 
提供半导体衬底1000，如图2和图2a所示。在本实施例中，衬底1000以体硅为例，但实际应用中，衬底可以包括任何适合的半导体衬底材料，具体可以是但不限于硅、锗、锗化硅、SOI(绝缘体上硅)、碳化硅、砷化镓或者任何III/V族化合物半导体等。根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬底1000可以包括各种掺杂配置。此外，衬底1000可以可选地包括外延层，可以被应力改变以增强性能。 
根据本发明一个优选的实施例，在形成第一绝缘层1003之前进行源/漏区注入，具体方法如下：首先对半导体衬底1000的全部区域进行离子注入，例如可以进行n型或p型重掺杂并活化退火，以在半导体衬底的全部区域中的同一深度形成离子浓度均匀的掺杂区，需指出地是，经过后续各道工艺后仍保留的掺杂区即相当于以自对准的方式形成的源/漏区；然后在半导体衬底1000表面形成第一绝缘层1003，第一绝缘层1003可以是包括Si3N4、SiO2、SiOF、SiCOH、SiO、SiCO、SiCON和SiON中任一种或多种的组合，本发明的实施例优选采用Si3N4；然后根据需要形成的STI 1001的形状对该第一绝缘层1003和半导体衬底1000刻蚀形成凹槽，在凹槽中填充氧化物，例如SiO2，以形成浅沟槽隔离STI 1001，如图2、图2a所示，图2a即为沿图2中CC’方向的剖面图。为了方便起见，在图2a中仅示出了一个STI结构1001。形成STI之后，会进行一次平坦化处理，例如采用化学机械抛光(CMP)。 
可选地，在形成第一绝缘层1003之前，还可以在半导体衬底1000上先形成一氧化物层，可以通过常规的热氧化或其他淀积方法形成。为了方便起见，该氧化物层在图中未示出。 
在形成STI区之后，可以选择先对第一绝缘层1003进行回刻至比STI的顶部低的位置，然后再重新淀积一层第二绝缘层(图中未示出)，第二绝缘层的材料与第一绝绝缘层可以相同，形成全新的第二绝缘层有利于形成一个更好的表面。 
根据本发明另一个优选的实施例，在形成STI之后进行源/漏区注入，如图2、图2a所示，半导体衬底1000上包括STI 1001和有源区1002。具体地，首先在半导体衬底1000表面形成第一绝缘层1003；然后根据需要形成的STI 1001的形状对该第一绝缘层1003和半导体衬底1000刻蚀形成凹槽，在凹槽中填充氧化物，例如SiO2，以形成STI 1001；然后去除覆盖在有源区1002表面的第一绝缘层1003，以使有源区暴露；接着对全部有源区1002或这对整个半导体衬底进行离子注入，例如可以进行n型或p型重掺杂并激活退火，以在所述全部有源区中的同一深度形成离子浓度均匀的掺杂区，同样地，经过后续各道工艺后仍保留的掺杂区即相当于以自对 准的方式形成的源/漏区；再在半导体衬底1000上形成第二绝缘层，所述第二绝缘层与第一绝缘层的材料可以相同。为了方便起见，后续的附图中仍然使用第一绝缘层1003表示。 
同样可选地，在形成第一绝缘层1003之前，还可以在半导体衬底1000上先形成一氧化物层，图中未示出。 
至此根据以上两个实施例的方法，均可以得到形成有STI和源/漏区的衬底，以下的步骤对该两个实施例而言是相同的，故合并描述。通过本发明实施例的方法，预先形成源/漏区并激活退火，因此在后续工艺中形成的栅极将不会经历退火高温，有利于保持栅极的良好特性。 
然后，在形成了STI 1001的半导体结构上涂覆一层光刻胶，并根据将要形成的栅电极线的形状图案化这一层光刻胶，使得需要形成栅电极线的部位为暴露区域，而其他区域覆盖有光刻胶。以形成的光刻胶图案为掩膜，对第一绝缘层1003和半导体衬底1000进行选择性刻蚀。例如在本发明的一个实施例中，第一绝缘层1003为Si3N4，STI中填充的是SiO2，则这次刻蚀相对于SiO2选择刻蚀Si3N4和Si，最终形成嵌入于第一绝缘层1003和半导体衬底1000的凹槽1005。凹槽1005的底部高于STI 1001的底部，这样STI还能够起到隔离作用。 
可选地，如果在前述步骤中形成了第二绝缘层，则刻蚀形成条状凹槽1005时，从第二绝缘层开始向下刻蚀。 
图3a和图3b分别为沿图2中的BB’和CC’方向的剖面图，清楚地显示了经过这一次选择性刻蚀的结果。其中，图3a中箭头所示的凹槽1005的尺寸比最终的栅沟道尺寸大，有利于光刻加工，后续将通过内侧墙进一 步减小栅沟道的特征尺寸；从图3b中可以看出，这一次刻蚀对STI的影响很小，形成了很浅的凹槽1005。 
为了方便起见，在后面的示意图中，如果不加其它说明，图号中的下标a和b分别表示沿AA’和BB’方向的剖面图。 
可选地，如图4、图4a和图4b所示，在凹槽1005上形成第三绝缘层1007，第三绝缘层1007可以包括由包括Si3N4、SiO2、SiOF、SiCOH、SiO、SiCO、SiCON和SiON中任一种或多种的组合形成。形成的方法可以是热氧化、原子层化学气相淀积(ALCVD)或其他淀积方法，本发明对此不做限制。第三绝缘层1007能够调整后面将要形成的沟道区的厚度，并且也能够提高器件的开关速度。例如，在凹槽内形成第三绝缘层时，可采用选择性原子层化学气相(ALCVD)方法在凹槽底部形成较厚的绝缘层，而在凹槽侧壁形成很薄或几乎没有绝缘层的结构。在凹槽内形成第三绝缘层时，可以采用选择性湿化学方法或干化学方法刻蚀以使凹槽的侧壁暴露，而留下一层绝缘层(厚度为5-50nm)在凹槽底部。 
接着，如图5、图5a和图5b所示，以凹槽1005暴露出的侧壁为晶源，外延生长沟道区1008。例如，可以外延生长Si、Si:C、GaN、AlGaN、InP和SiGe中的任一种或多种的组合，从而形成沟道区1008。并且可以通过调节化合物或组合物中某杂质的含量，例如根据需要选择SiGe或Si:C中的Ge含量或者是C含量的百分比，从而调节沟道区的应力。这样形成的沟道区的厚度可调节，并且能够选择沟道区中杂质的浓度，能够产生应力，因此能够有效提高载流子的迁移率，改善器件性能。 
至此，半导体衬底1000中的掺杂区域(即有源区1002)除沟道区1008之外的区域即自对准地形成为源/漏区1012，分别位于沟道区的两侧，如图5a所示。 
可选地，形成沟道区之后，在沟道区1008之上的凹槽1005侧壁形成内侧墙1004。具体方法可以如下：在沟道区1008的上方进行原子层沉积(ALD)以形成填充层，然后选择性刻蚀该填充层以形成栅内侧墙1004，栅内侧墙1004的宽度为1～5nm，其形状本发明不作限定，如图6a和图6b所示形状仅为示意。其中，填充层的材料可以为氧化物、氮化物或低k材 料，如氧化硅(SiO2)或氮化硅(Si3N4)，低k材料例如可以是SiOF、SiCOH、SiO、SiCO、SiCON等。通过形成栅内侧墙，能够进一步减小栅长，从而能够降低短栅工艺的难度。例如，沟道区1008的宽度为30nm，栅内侧墙1004的宽度为5nm，通过30nm的刻蚀工艺就得到了20nm的栅长，因此降低了短栅工艺的难度。 
接着可以通过常规方法或本发明实施例的方法形成栅堆叠线。需注意地是，由于源/漏区在沟道形成之前已经形成并且经过高温退火，因此栅堆叠可以直接形成，而不需要为了热预算的目的而采用替代栅工艺，从而简化工艺，降低成本。 
如图7、图7a和图7b所示，在沟道区上形成栅介质层1009。栅介质层1009可以是常规介质材料，也可以是高k介质材料，例如可以是HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZO、Al2O3、La2O3、ZrO2、LaAlO中的任一种或多种。形成栅介质层的方法可以是热氧化、溅射、淀积等方法或其他方法。高k栅介质层能够抑制器件的短沟道效应。接着，在栅介质层1009上形成栅电极线1010。具体地，可以整个半导体器件结构上淀积一层导电材料，例如可以是Poly-Si、Ti、Co、Ni、Al、W、金属合金等材料或其他材料，接着用CMP(化学机械抛光)处理整个半导体器件结构，并停止于第一绝缘层1003上。 
从图7b可以看出，STI 1001上的栅电极线1010很薄。 
接着将第一绝缘层1003去除，可以采用干刻或湿刻等方法进行，例如对于Si3N4可以采用热磷酸(Hot phosphoric acid)进行刻蚀。从而形成如图8a、图8b所示的结构。 
接着，可选地，将图8a中高出衬底1000的STI 1001去除，例如可以采用HF腐蚀。 
在常规的工艺中，本发明的实施例可以再采用一次光刻掩膜，将栅电极线切割为栅电极。如图9所示，采用常规工艺将栅电极线1010进行切割，从而形成电隔离的栅电极1015。图9中示意性地示出了采用掩膜板刻蚀出的切口1017，切口的形成完全可以根据器件的需要。 
接着，在栅电极1015的外侧形成外侧墙1011，本发明的实施例对形成侧墙的形状以及材料不做限制，因此图10、图10a所示侧墙形状仅为示意。如果实施了可选方案中的栅内侧墙，则外侧墙1011形成在栅内侧墙1004的外侧。 
可以根据需要在源/漏区1012和栅电极1015上形成金属硅化物接触。首先，在整个半导体器件结构上淀积一层金属，如Ni、Co、W等金属，然后进行快速退火形成金属硅化物接触，再将未反应的金属去除。最终形成了如图10a所示的金属硅化物1013。在将金属去除的同时，可能将STI上很薄的栅电极线1010的金属去除，如图10b所示。 
至此就形成了根据本发明的一个实施例得到的半导体器件结构。如图10、图10a和图10b所示，该半导体器件结构包括：半导体衬底1000；沟道区1008，内嵌于所述半导体衬底1000中；栅堆叠，形成于沟道区1008上，包括位于沟道区上的栅介质层1009和位于栅介质层上的栅电极1015；源/漏区1012，位于沟道区1008的两侧，且位于同一深度的杂质浓度均匀。 
优选地，沟道区的材料包括Si、Si:C、GaN、AlGaN、InP和SiGe中一种或多种的组合构成。 
并且，在沟道区1008的底部与半导体衬底1000之间包括绝缘层1007。该绝缘层1007可以包括Si3N4、SiO2、SiOF、SiCOH、SiO、SiCO、SiCON和SiON中任一种或多种的组合，厚度可以为5-50nm。 
绝缘层1007的底部高于图中所示的STI 1001的底部，以达到更好的隔离效果。 
以下描述根据本发明的另一实施例制造半导体器件结构的方法。在图图8、图8a和图8b的基础上，此时不直接进行栅电极线的切割，而按照以下的步骤进行。 
如图11、图11a和图11b所示，在栅电极线1010的外侧或者栅内侧墙1004的外侧(图中所示为后者情形)形成外侧墙1011。具体的方法可以参照上述实施例所述的方法，这里不再赘述。因此图11、图11a和图11b所示的外侧墙形状仅为示意。 
接着，在源/漏区1012和栅电极线1010上形成金属硅化物接触。具体的形成方法同样可以参照以上的实施例，结果形成了如图12a所示的结构。 
可以选择在这个时候进行栅电极线1010的切割。如图13所示，采用激光切割刻蚀或反应离子刻蚀(RIE)在STI 1001的上方对栅电极线1010和外侧墙1011进行切割，从而形成切口1014，以及相互电隔离的栅电极1015。可选地对于图10b所示的位于STI上方的栅电极线1010也可同时被切割断开。为了方便起见，图中只示出了两个切口，对于本发明来说，完全可以根据需要选择进行切割。 
在常规的工艺中，是在栅电极线形成之后进行栅电极线的切割，但是在后续其他的工艺中，例如在外侧墙的形成中，由于切口较小，外侧墙的绝缘材料很不容易填充进去，很可能在后续的其他工艺中造成栅电极之间的短路。例如，在形成金属硅化物时，很可能导致栅电极之间短路。但是在本发明中，在金属硅化物形成之后进行栅极线的切割，在后续的工艺中将填充绝缘介质，能够有效防止相邻的栅电极之间短路。即使将切口切得很小，也能够有效达到栅电极之间的电隔离要求。本方法避免了高精度的掩膜和OPC的要求，简化了工艺。 
接着，可以进行层间介质层的淀积。如图14、图14a和图14b所示，淀积了层间介质层后，介质材料1016将切口1014填满，进一步确定了栅电极1015之间的电隔离。 
然后可以按照常规的方法形成接触孔和接触部，以完成器件结构，常规方法这里不再赘述。 
至此就形成了根据本发明的另一实施例得到的一个半导体器件结构。如图14、图14a和图14b所示，该半导体器件结构包括：半导体衬底1000；沟道区1008，内嵌于所述半导体衬底1000中；栅堆叠，形成于沟道区1008上，包括栅介质层1009和栅电极1015；源/漏区1012，位于沟道区1008的两侧，且位于同一深度的杂质浓度均匀。 
优选地，沟道区1008的材料包括Si、Si:C、GaN、AlGaN、InP或SiGe中一种或多种的组合构成。并且，在沟道区1008的底部与半导体衬底1000之间包括绝缘层1007。该绝缘层1007可以包括Si3N4、SiO2、SiOF、SiCOH、 SiO、SiCO、SiCON和SiON中任一种或多种的组合。绝缘层1007的底部高于图中所示的STI 1001的底部，以达到隔离的效果。 
在上述方案的基础上，该半导体器件结构包括栅内侧墙1004，仅形成在栅电极1015的两侧；外侧墙1011，形成在栅内侧墙1004外侧；并且沿栅宽的方向上，栅内侧墙1004和外侧墙1011的端部与栅电极1015的端部相齐。 
优选地，沿栅宽的方向上，相邻的栅电极之间填充有介质材料1016以形成栅电极之间的电隔离。相邻的栅电极之间的距离优选为1-10nm。 
在本发明的实施例半导体器件结构中，平行于栅宽的方向上，栅电极之间为平行切口，切口之间填充有介质材料，能够有效地将栅电极之间进行隔离，实现更好的器件性能。 
本发明实施例采用的栅电极线切割的方法能够大大减小导致光刻、刻蚀或OPC变得复杂的临近效应，使得栅电极更容易刻蚀，栅电极的宽度更容易控制。对于半导体工艺流程标准来说，本发明实施例采用的方法使得设计标准简化，能够进一步减小芯片尺寸。 
本发明的实施例还有利于45nm及以下的高k介质金属栅工艺。本发明实施例中栅电极线切割的方法也可以有效应用于有源区的图案化。 
图15a-16a为根据本发明的另一实施例制造半导体器件结构的方法中各步骤对应的结构剖面图。在形成如图7所示的结构之后，将接触部分为下接触部和上接触部分别形成，并且在形成下接触部之后进行栅电极线的切割。以下将结合图15a-16a详细说明根据本发明的实施例制造半导体器件结构的具体的步骤。 
如图15a所示，在整个半导体器件结构上淀积层间介质层1018，可选地可将层间介质层1018磨平至栅电极线1010的顶部露出，例如可以采用CMP(化学机械抛光)。然后在层间介质层1018上形成下接触孔，并在其中填充导电材料，例如W等金属，从而形成下接触部1019。再将整个半导体器件结构进行磨平处理，至栅电极线1010的顶部露出，这样就形成了与栅极导体层顶部同高的下接触部1019。 
这时，可如图13所示，进行栅电极线1010的切割，形成栅电极1015 以及将栅电极1015之间进行电隔离的平行切口1014。 
如图16a所示，在整个半导体器件结构上再淀积层间介质层1020，则此时层间介质层的介质材料能够将平行切口1014进行填充。然后刻蚀层间介质层1020，以在栅电极1015上以及下接触部1019上形成上接触孔，同样地，在其中填充导电材料，例如W等金属。再将整个半导体器件结构进行磨平处理，就形成了位于栅堆叠和/或源/漏区1012上的上接触部1021，其中，在源/漏区1012上，所述下接触部1019与上接触部1021对齐。 
可见，本发明的实施例，能够兼容双接触孔形成方法。在形成双接触孔的过程中，能够有效地防止栅电极之间短路，提高半导体器件的质量和性能。 
如图16a所示，为根据本发明再一实施例得到的半导体器件结构的剖面图。其中，该结构在图13、13a和图13b的基础之上，进一步包括下接触部1019和上接触部1021，其中下接触部1019的顶部与栅堆叠的顶部同高，在栅堆叠、源/漏区上的上接触部1021则也同高。这种器件结构能够简化接触形成工艺的难度。 
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，应该知道本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。 

Claims (25)

1.一种半导体器件结构的制造方法，包括：
提供半导体衬底；
在所述半导体衬底上形成第一绝缘层；
嵌入所述第一绝缘层和半导体衬底形成浅沟槽隔离；
嵌入所述半导体衬底形成沟道区；
形成所述沟道区上的栅堆叠线；
其中，在形成所述沟道区之前，所述方法进一步包括：对所述半导体衬底进行源/漏区注入。
2.根据权利要求1所述的方法，其中所述第一绝缘层包括Si3N4、SiO2、SiOF、SiCOH、SiO、SiCO、SiCON和SiON中的任一种或多种的组合。
3.根据权利要求1所述的方法，其中，在形成所述第一绝缘层之前进行源/漏区注入；
则形成所述浅沟槽隔离之后，所述方法进一步包括：回刻所述第一绝缘层；在回刻后的第一绝缘层上形成第二绝缘层，所述第二绝缘层与第一绝缘层的材料相同；
则形成所述沟道区时，进一步包括将所述沟道区上方的第二绝缘层也进行刻蚀。
4.根据权利要求1所述的方法，其中，在形成所述浅沟槽隔离之后进行源/漏区注入；
则形成所述浅沟槽隔离之后，所述方法进一步包括：去除覆盖在有源区上的所述第一绝缘层；对所述半导体衬底进行源/漏区注入；在所述半导体衬底上形成第二绝缘层，所述第二绝缘层与第一绝缘层的材料相同；
则形成所述沟道区时，包括将所述沟道区上方的第二绝缘层进行刻蚀。
5.根据权利要求1所述的方法，其中，形成所述沟道区包括：
嵌入所述第一绝缘层和半导体衬底形成条状凹槽，所述凹槽的底部高于所述浅沟槽隔离的底部；
在所述凹槽底部形成第三绝缘层；
在所述凹槽内、所述第三绝缘层上形成沟道区。
6.根据权利要求5所述的方法，其中所述第三绝缘层包括Si3N4、SiO2、SiOF、SiCOH、SiO、SiCO、SiCON和SiON中的任一种或多种的组合。
7.根据权利要求5所述的方法，其中形成所述沟道区的方法包括：
以所述凹槽内暴露的侧壁为源外延生长沟道区。
8.根据权利要求1所述的方法，所述沟道区的材料包括Si、Si:C、GaN、AlGaN、InP和SiGe中任一种或多种的组合。
9.根据权利要求5所述的方法，其中形成所述沟道区之后还包括：
在所述沟道区之上、沿所述凹槽侧壁形成栅内侧墙。
10.根据权利要求1所述的方法，其中，对所述半导体衬底进行源/漏区注入包括：对整个半导体衬底或所述半导体衬底上的有源区进行源/漏区注入，并进行退火以激活注入的杂质。
11.根据权利要求1至10中任一项所述的方法，其中在所述沟道区上形成栅堆叠线，包括：
在所述沟道区上形成栅介质层；
在所述栅介质层上形成栅电极线；
去除所述第一绝缘层；
环绕所述栅电极线外侧形成外侧墙；
其中，在形成所述外侧墙之后、完成所述半导体器件的前道工艺之前，将所述栅电极线进行切割以形成电隔离的栅电极。
12.根据权利要求11所述的方法，将所述栅电极线进行切割包括：采用反应离子刻蚀或激光切割刻蚀。
13.根据权利要求11所述的方法，其中，在形成所述栅堆叠线之后，进行栅电极线的切割以形成电隔离的栅电极；所述方法进一步包括：
在所述半导体衬底上形成层间介质层，其中，所述层间介质层将所述隔离的栅电极之间进行填充；以及
刻蚀所述层间介质层以在所述栅电极或源/漏区上形成接触孔。
14.根据权利要求11所述的方法，其中，在形成所述栅堆叠线之后，所述方法进一步包括：
形成第一层间介质层；
刻蚀所述第一层间介质层以在所述源/漏区上形成下接触孔；
在所述下接触孔中形成下接触部；
将所述栅电极线进行切割；
形成第二层间介质层；
刻蚀所述第二层间介质层以在所述栅电极线或源/漏区上形成上接触孔；
在所述上接触孔中形成上接触部；
其中，在所述源/漏区上，所述下接触部与上接触部对齐。
15.一种半导体器件结构，包括：
半导体衬底；
沟道区，内嵌于所述半导体衬底中；
栅堆叠，位于所述沟道区上，包括位于沟道区上的栅介质层和位于栅介质层上的栅电极；
源/漏区，位于所述半导体衬底中沟道区的两侧，在所述沟道区和栅堆叠形成之前通过对所述半导体衬底进行源/漏区注入形成，从而所述源/漏区中位于同一深度的杂质浓度均匀。
16.根据权利要求15所述的半导体器件结构，所述沟道区的材料包括Si、Si:C、GaN、AlGaN、InP和SiGe中一种或多种的组合。
17.根据权利要求15所述的半导体器件结构，所述沟道区通过外延生长形成。
18.根据权利要求15所述的半导体器件结构，在所述沟道区的底部与所述半导体衬底之间进一步包括绝缘层。
19.根据权利要求18所述的半导体器件结构，在所述半导体衬底中形成有浅沟槽隔离，且所述绝缘层的底部高于所述浅沟槽隔离的底部。
20.根据权利要求18所述的半导体器件结构，所述绝缘层包括Si3N4、SiO2、SiOF、SiCOH、SiO、SiCO、SiCON和SiON中任一种或多种的组合。
21.根据权利要求15至20中任一项所述的半导体器件结构，进一步包括栅内侧墙，形成在所述沟道区之上、所述栅堆叠的两侧，且沿栅宽的方向上，所述内侧墙的端部与所述栅电极的端部相齐。
22.根据权利要求21所述的半导体器件结构，进一步包括外侧墙，形成在所述栅堆叠的两侧，且沿栅宽的方向上，所述外侧墙的端部与所述栅电极的端部相齐。
23.根据权利要求22所述的半导体器件结构，其中，沿栅宽的方向上，相邻的栅电极之间填充有介质材料以形成栅堆叠之间的电隔离。
24.根据权利要求22所述的半导体器件结构，沿栅宽的方向上，相邻的栅电极之间的距离为1-10nm。
25.根据权利要求22所述的半导体器件结构，进一步包括下接触部和上接触部，所述下接触部与源/漏区接触并与栅堆叠的顶部同高，所述上接触部与栅堆叠的顶部和下接触部分别接触；
其中，在所述源/漏区上，所述下接触部与上接触部对齐。
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