CN115910794A - 一种堆叠纳米片gaa-fet器件及其制作方法 - Google Patents
一种堆叠纳米片gaa-fet器件及其制作方法 Download PDFInfo
- Publication number
- CN115910794A CN115910794A CN202211520310.7A CN202211520310A CN115910794A CN 115910794 A CN115910794 A CN 115910794A CN 202211520310 A CN202211520310 A CN 202211520310A CN 115910794 A CN115910794 A CN 115910794A
- Authority
- CN
- China
- Prior art keywords
- layer
- dielectric layer
- channel
- stacked
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000002135 nanosheet Substances 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 73
- 238000005530 etching Methods 0.000 claims abstract description 34
- 229910052751 metal Inorganic materials 0.000 claims abstract description 28
- 239000002184 metal Substances 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 230000003647 oxidation Effects 0.000 claims abstract description 8
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 28
- 239000000463 material Substances 0.000 claims description 22
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 7
- 239000002055 nanoplate Substances 0.000 claims description 4
- HLLICFJUWSZHRJ-UHFFFAOYSA-N tioxidazole Chemical compound CCCOC1=CC=C2N=C(NC(=O)OC)SC2=C1 HLLICFJUWSZHRJ-UHFFFAOYSA-N 0.000 claims description 4
- 230000005684 electric field Effects 0.000 abstract description 27
- 230000005641 tunneling Effects 0.000 abstract description 16
- 238000010030 laminating Methods 0.000 abstract 1
- 230000008569 process Effects 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000002955 isolation Methods 0.000 description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 238000009826 distribution Methods 0.000 description 6
- 238000003475 lamination Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- 244000208734 Pisonia aculeata Species 0.000 description 1
- 229910010038 TiAl Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本申请提供一种堆叠纳米片GAA‑FET器件及其制作方法，在衬底上形成第一半导体层和第二半导体层交替层叠的堆叠层；刻蚀堆叠层形成鳍；从外向内刻蚀第一半导体层两端的部分区域，在第一半导体层两端形成第二侧墙；去除第一半导体层释放纳米片沟道，第二半导体层作为沟道；横向刻蚀第二侧墙和沟道区的交叠区域形成空隙；在空隙中形成界面氧化层，以及交替层叠的第一高k介质层和第二高k介质层，直至将空隙完全填充，环绕沟道形成界面氧化层和第三高k介质层，并形成包围沟道的金属栅。形成第一高k介质层和第二高k介质层的超叠层结构，最大程度的抑制电场向源漏区和沟道的交叠区域传导，减弱交叠区域的电场强度，抑制带带隧穿漏电，避免器件关态漏电。
Description
技术领域
本申请涉及半导体领域，特别涉及一种堆叠纳米片GAA-FET器件及其制作方法。
背景技术
随着集成电路特征尺寸持续微缩，传统三栅或双栅的鳍式场效应晶体管(FinField-Effect Transistor，FinFET)在3nm以下节点受到限制，而与主流后高k金属栅FinFET工艺兼容的纳米环栅晶体管(Gate-all-around Field-Effect Transistor，GAA-FET)将是实现尺寸微缩的下一代关键结构，GAA-FET的沟道主要为堆叠纳米片(StackedNanosheet)结构。然而，在GAA-FET的源漏区和沟道的交叠区域存在带带隧穿(Band-To-Band Tunneling，BTBT)漏电，导致器件关态漏电急剧增加。
发明内容
有鉴于此，本申请的目的在于提供一种堆叠纳米片GAA-FET器件及其制作方法，抑制源漏区和沟道的交叠区域产生带带隧穿漏电，避免器件关态漏电，提高器件性能。其具体方案如下：
第一方面，本申请提供了堆叠纳米片GAA-FET器件的制作方法，包括：
在衬底上形成第一半导体层和第二半导体层交替层叠的堆叠层；
刻蚀所述堆叠层形成鳍，并在所述鳍上形成假栅和第一侧墙；
从外向内刻蚀所述第一半导体层两端的部分区域，在所述第一半导体层两端形成第二侧墙；
去除所述第一半导体层释放纳米片沟道，所述第二半导体层作为沟道；
横向刻蚀所述第二侧墙和所述沟道的交叠区域形成空隙；
在所述空隙中形成界面氧化层，以及交替层叠的第一高k介质层和第二高k介质层，直至将所述空隙完全填充；
环绕所述沟道形成界面氧化层和第三高k介质层，并形成包围所述沟道的金属栅。
第二方面，本申请实施例还提供了一种堆叠纳米片GAA-FET器件，包括：
衬底，位于所述衬底一侧的鳍；所述鳍包括多个第二半导体层，所述第二半导体层作为沟道；
高k金属栅结构，包括界面氧化层，交替层叠的第一高k介质层和第二高k介质层，第三高k介质层以及金属栅；所述金属栅包围所述第二半导体层，所述金属栅两端具有第二侧墙；所述界面氧化层以及交替层叠的第一高k介质层和第二高k介质层，位于所述沟道和所述第二侧墙之间；所述界面氧化层以及第三高k介质层位于所述沟道的外围。
本申请实施例提供了一种堆叠纳米片GAA-FET器件及其制作方法，在衬底上形成第一半导体层和第二半导体层交替层叠的堆叠层；刻蚀所述堆叠层形成鳍，并在所述鳍上形成假栅和第一侧墙；从外向内刻蚀所述第一半导体层两端的部分区域，在所述第一半导体层两端形成第二侧墙；去除所述第一半导体层释放纳米片沟道，所述第二半导体层作为沟道；横向刻蚀所述第二侧墙和所述沟道区的交叠区域形成空隙；在所述空隙中形成界面氧化层，以及交替层叠的第一高k介质层和第二高k介质层，直至将所述空隙完全填充，环绕所述沟道形成界面氧化层和第三高k介质层，并形成包围所述沟道的金属栅。这样，相比于现有技术中，金属栅产生的电场会传导到源漏区和沟道的交叠区域导致带带隧穿漏电，在本申请实施例中，通过在沟道和第二侧墙之间形成交替层叠的多层第一高k介质层和第二高k介质层以完全填充空隙，形成超叠层结构，可以最大程度的抑制电场向源漏区和沟道的交叠区域传导，减弱源漏区和沟道的交叠区域的电场强度，改变交叠区域的电场分布，从而抑制源漏区和沟道的交叠区域产生带带隧穿漏电，避免器件关态漏电，提高器件性能。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了本申请实施例提供的一种堆叠纳米片GAA-FET器件的制作方法的流程示意图；
图2-21示出了本申请实施例提供的一种堆叠纳米片GAA-FET器件的结构示意图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，在GAA-FET的源漏区和沟道的交叠区域存在带带隧穿(Band-To-Band Tunneling，BTBT)漏电，导致器件关态漏电急剧增加。
基于以上技术问题，本申请实施例提供了一种堆叠纳米片GAA-FET器件及其制作方法，在衬底上形成第一半导体层和第二半导体层交替层叠的堆叠层；刻蚀所述堆叠层形成鳍，并在所述鳍上形成假栅和第一侧墙；从外向内刻蚀所述第一半导体层两端的部分区域，在所述第一半导体层两端形成第二侧墙；去除所述第一半导体层释放纳米片沟道，所述第二半导体层作为沟道；横向刻蚀所述第二侧墙和所述沟道的交叠区域形成空隙；在所述空隙中形成界面氧化层，以及交替层叠的第一高k介质层和第二高k介质层，直至将所述空隙完全填充，环绕所述沟道形成界面氧化层和第三高k介质层，并形成包围所述沟道的金属栅。这样，相比于现有技术中，金属栅产生的电场会传导到源漏区和沟道的交叠区域导致带带隧穿漏电，在本申请实施例中，通过在沟道和第二侧墙之间形成交替层叠的多层第一高k介质层和第二高k介质层以完全填充空隙，形成超叠层结构，可以最大程度的抑制电场向源漏区和沟道的交叠区域传导，减弱源漏区和沟道的交叠区域的电场强度，改变交叠区域的电场分布，从而抑制源漏区和沟道的交叠区域产生带带隧穿漏电，避免器件关态漏电，提高器件性能。
为了便于理解，下面结合附图对本申请实施例提供的一种堆叠纳米片GAA-FET器件及其制作方法进行详细的说明。
参考图1所示，为本申请实施例提供的一种堆叠纳米片GAA-FET器件的制作方法的流程示意图，该方法可以包括以下步骤。
S101，在衬底上形成第一半导体层和第二半导体层交替层叠的堆叠层。
在本申请实施例中，提供衬底，衬底的材料可以为Si或SiGe，可以采用体硅Si衬底并进行衬底掺杂，具体地，在体硅衬底中通过注入杂质，扩散，退火后形成高掺杂阱区，达到所需阱深。其中对P型FET，上述高掺杂阱区为N阱，注入的杂质为n型杂质离子，比如磷(P)离子；其中对N型FET，上述高掺杂阱区为p阱，注入的杂质为p型杂质离子，比如硼(B)离子。
在本申请实施例中，可以在衬底上形成第一半导体层101和第二半导体层102交替层叠的堆叠层，具体地，参考图2所示，为本申请实施例提供的一种GAA-FET器件的结构示意图，可以去除体硅衬底表面的二氧化硅(SiO2)，并在体硅衬底100上外延生长出第一半导体层101和第二半导体层102交替层叠的堆叠层。
第一半导体层101和第二半导体层102的材料可以根据实际需求设置，第一半导体层101可以为锗基膜层，锗基膜层可以包括外延锗层、外延硅锗层或他们的组合，第二半导体层102可以为外延硅层。比如第一半导体层/第二半导体层堆叠层为SiGe/Si，进行SiGe/Si周期性超晶格外延生长，外延工艺可以采用减压外延或分子束外延等。
S102，刻蚀堆叠层形成鳍，并在鳍上形成假栅和第一侧墙。
在本申请实施例中，可以刻蚀堆叠层形成鳍，并在鳍上形成假栅和第一侧墙，具体地，参考图3，可以采用自对准的侧墙转移(spacer image transfer，SIT)工艺形成纳米尺度第一侧墙104器件阵列，第一侧墙104可以为氮化硅(SiNX)或氧化硅。具体形成过程为：在堆叠层上覆盖一层牺牲层103，牺牲层具体可为多晶硅(PolySi，p-si)或非晶硅(a-si)，刻蚀掉部分牺牲层，沉积第一侧墙104，材料可以为氮化硅(SiNx)层，再采用各向异性刻蚀，刻蚀掉剩余的牺牲层，使其仅保留在堆叠层上多道周期性氮化硅第一侧墙104，第一侧墙104在光刻中可以起到硬掩膜(Hard Mask)的作用。
通过刻蚀工艺把外延生长的堆叠层做成多个周期分布的鳍片。以第一侧墙104为掩膜进行刻蚀，形成带有堆叠层结构的鳍片。所述鳍片上部为堆叠层形成的导电通道区，下部为衬底，形成如图4所示的鳍片。该鳍片不仅包括堆叠层结构101/102，还包括深入到衬底的单晶硅结构100。刻蚀工艺为干法刻蚀或湿法刻蚀，比如采用反应离子刻蚀(Reactiveion etching，RIE)。鳍片将用以形成一个或多个n型场效晶体管和/或p型场效晶体管的水平纳米片。
可以在相邻的两个鳍之间形成浅槽隔离(shallow trench isolation，STI)区105，从而隔开相邻鳍片上的晶体管，如图5所示。首先介电绝缘材料进行沉积，然后进行平坦化，例如用CMP工艺，然后进行介电绝缘材料选择性回刻，露出三维的鳍片结构，以形成浅沟槽隔离区105。浅沟槽隔离区105其上表面一般和鳍片中堆叠层结构与衬底单晶硅的界面齐平，也可高于或低于该界面水平线。浅沟槽隔离区105可由合适的介电材料所形成，如二氧化硅(SiO2)、氮化硅(SiNx)等。
参考图6为堆叠纳米片GAA-FET器件的整体结构示意图，其中定义两个方向，设置了X-X、Y-Y两条虚线，X-X线为沿鳍线方向、鳍片的中心线，Y-Y线为垂直鳍线方向、鳍片的中心线，后续的附图均是以X-X、Y-Y两条线的剖面示意图。
接着，可以在鳍上形成假栅106和第三侧墙107，如图7所示，为图6在Y-Y方向的剖视图，在露出的鳍片上、与鳍线相垂直的方向(即Y-Y方向)上形成假栅106，假栅横跨鳍上部的堆叠层，图8为图6在X-X方向的剖视图。假栅106所使用的材料可以是多晶硅(PolySi，p-si)或非晶硅(a-si)。
在假栅两侧，沿鳍线方向(即X-X方向)分别设置氮化硅(SiNx)第三侧墙107，两侧的第三侧墙107厚度可以相同，如图9所示。
S103，从外向内刻蚀第一半导体层两端的部分区域，在第一半导体层两端形成第二侧墙。
在本申请实施例中，可以采用假栅106和第三侧墙107作为掩膜，通过刻蚀工艺对鳍片进行源漏刻蚀，参考图10所示，仅保留假栅106和第三侧墙107下方的堆叠层。
接着，从外向内刻蚀第一半导体层101两端的部分区域，在第一半导体层101两端形成第二侧墙108。具体地，如图11所示，进行pull-back刻蚀，对第一半导体层101从外向中心方向刻蚀掉部分第一半导体层101，以便后续在被刻蚀掉的第一半导体层101的区域形成第二侧墙108。
然后，在鳍片外周沉积氮化硅(SiNx)第二侧墙108，参考图12所示，接着对第二侧墙108进行刻蚀，刻蚀至在竖直方向与第二半导体层102平齐，即在第一半导体层101两端形成第二侧墙108，参考图13所示。
外延形成源漏区并进行源漏掺杂，如图14所示，对于PMOS，源漏区材料为硼(B)掺杂SiGe(SiGe:B)，对于NMOS，源漏区材料为磷(P)掺杂硅(Si)(Si:P)，并最终形成源漏区110。在假栅106和源漏区110上表面沉积隔离层111，防止后续步骤中的假栅层106与源漏区110之间的互连短路，并对隔离层111进行化学机械抛光，使其平坦化。
然后，如图15所示，通过选择性刻蚀或腐蚀工艺，将多晶硅(PolySi，p-si)或非晶硅(a-si)形成的假栅106刻蚀或腐蚀掉，即去掉假栅106。
S104，去除第一半导体层释放纳米片沟道，第二半导体层作为沟道。
在本申请实施例中，可以去除第一半导体层101释放纳米片沟道，将第二半导体层102作为沟道，参考图16所示。具体地，选择性刻蚀堆叠层中的牺牲层即第一半导体层101，释放第二半导体层102，即进行纳米片(nanosheet)沟道释放。纳米片202宽度范围可以为1-100nm，厚度范围可以为1-30nm，各纳米片202之间的间隔范围可以为3-30nm。
S105，横向刻蚀第二侧墙和沟道的交叠区域形成空隙。
在本申请实施例中，可以对第二侧墙108和纳米片(Nanosheet，NS)沟道102的交叠区域横向修剪(Triming)，形成空隙115，参考图17所示，以便在第二侧墙108和第二半导体层102之间填充由多层高k介质层组成的超叠层结构，进而抑制电场向源漏区和沟道的交叠区域传导，抑制器件关态下漏电。
S106，在所述空隙中形成界面氧化层，以及交替层叠的第一高k介质层和第二高k介质层，直至将所述空隙完全填充。
在本申请实施例中，可以在空隙中沉积界面氧化层(IL)，图中未示出，接着在界面氧化层表面沉积交替层叠的第一高k介质层(HK1)201和第二高k介质层(HK2)202，可以沉积多组HK1/HK2，形成超叠层结构，直至将空隙完全填充，参考图19所示，其中包括2组HK1/HK2。
第一高k介质层201和第二高k介质层202的材料包括以下材料的至少一种：AlOx、MnOx、ZrOx、TiOx、MoOx、LaOx、MgOx、ScOx、YOx、NdOx。交替层叠的第一高k介质层和第二高k介质层的厚度之和可以大于等于0.1nm，且小于等于5nm。
这样，通过在沟道和第二侧墙之间形成交替层叠的多层第一高k介质层和第二高k介质层以完全填充空隙，形成超叠层结构，可以最大程度的抑制电场向源漏区和沟道的交叠区域传导，减弱源漏区和沟道的交叠区域的电场强度，改变交叠区域的电场分布，从而抑制源漏区和沟道的交叠区域产生带带隧穿漏电，避免器件关态漏电，提高器件性能。
在一种可能的实现方式中，在空隙中形成界面氧化层，以及交替层叠的第一高k介质层和第二高k介质层时，可以具体为，形成包围所述沟道的界面氧化层，以及交替层叠的第一高k介质层和第二高k介质层；去除所述沟道之间的交替层叠的第一高k介质层和第二高k介质层，保留所述沟道和所述第二侧墙之间的空隙中的界面氧化层，以及交替层叠的第一高k介质层和第二高k介质层。
具体地，参考图18所示，在沉积过程中可以形成包围沟道的界面氧化层IL(图中未示出)，以及交替层叠的第一高k介质层201和第二高k介质层202，而相邻的沟道之间的多组HK1/HK2是不希望存在的，则可以选择性刻蚀掉位于沟道之间的多组HK1/HK2，避免影响器件性能，保留空隙中的界面氧化层和多组HK1/HK2，参考图19，为将沟道之间的多组HK1/HK2去除之后的器件结构图。
在本申请实施例中，还可以横向刻蚀第三侧墙107和沟道的交叠区域，形成空隙115，在空隙中沉积多组HK1/HK2，从而进一步的抑制电场向源漏区和沟道的交叠区域传导，减弱源漏区和沟道的交叠区域的电场强度，抑制源漏区和沟道的交叠区域产生带带隧穿漏电，避免器件关态漏电。
S107，环绕所述沟道形成界面氧化层和第三高k介质层，并形成包围所述沟道的金属栅。
在本申请实施例中，可以环绕沟道形成界面氧化层(图中未示出)和第三高k介质层(HK3)203，并形成包围沟道的金属栅204，从而形成高k金属栅结构，参考图20所示。金属栅产生的电场会传导到源漏区和沟道的交叠区域导致带带隧穿漏电，通过多组HK1/HK2超叠层结构，可以最大程度的抑制电场向源漏区和沟道的交叠区域传导，减弱源漏区和沟道的交叠区域的电场强度，改变交叠区域的电场分布，从而抑制源漏区和沟道的交叠区域产生带带隧穿漏电，避免器件关态漏电，提高器件性能。
可以理解的是，可以在GAA-FET器件的部分NMOS区域与PMOS区域同时形成多组HK1/HK2超叠层结构来抑制源漏与沟道交叠区域的带带隧穿漏电，也可以仅在NMOS区域或PMOS区域形成多组HK1/HK2超叠层结构，也可以在GAA-FET器件的全部NMOS区域与PMOS区域形成多组HK1/HK2超叠层结构。
第三高k介质层的材料包括以下材料的至少一种：AlOx、MnOx、ZrOx、TiOx、MoOx、LaOx、MgOx、ScOx、YOx、NdOx。
金属栅204用于形成栅极，可以包括覆盖层TiN、阻挡层TaN、功函数层WFL和填充层W等多层结构，图20中未示出其具体膜层结构。具体地，可以沉积覆盖层TiN和阻挡层TaN，形成TiN/TaN barrier-I，接着在NMOS区域和PMOS区域均沉积PMOS WFL，PMOS WFL的材料可以为TiN或TiSiN，然后，对于NMOS所有区域选择腐蚀去除PMOS WFL，保留PMOS区域的PMOSWFL，接着，可根据实际需求对于部分NMOS区域选择腐蚀barrier-I，控制TiN的残留厚度，然后，对于部分PMOS区域选择腐蚀PMOS WFL，从而控制PMOS WFL的残留厚度，然后对于NMOS区域和PMOS区域均沉积NMOS WFL，NMOS WFL的材料可以为TiAlCx，最后，进行TiN/TaNbarrier-II和填充层W导电填充金属沉积，从而形成高k金属栅结构，并进行CMP平坦化。
接着在顶部进行ILD介质沉积，参考图21，形成介质CMP层116，在介质CMP层116进行接触孔光刻与刻蚀，沉积孔硅化物117，引出接触电极，后继完成多层后道互连和钝化保护工艺，从而完成GAA-FET器件制备。
本申请实施例提供了一种堆叠纳米片GAA-FET器件及其制作方法，在衬底上形成第一半导体层和第二半导体层交替层叠的堆叠层；刻蚀所述堆叠层形成鳍，并在所述鳍上形成假栅和第一侧墙；从外向内刻蚀所述第一半导体层两端的部分区域，在所述第一半导体层两端形成第二侧墙；去除所述第一半导体层释放纳米片沟道，所述第二半导体层作为沟道；横向刻蚀所述第二侧墙和所述沟道区的交叠区域形成空隙；在所述空隙中形成界面氧化层，以及交替层叠的第一高k介质层和第二高k介质层，直至将所述空隙完全填充，环绕所述沟道形成界面氧化层和第三高k介质层，并形成包围所述沟道的金属栅。这样，相比于现有技术中，金属栅产生的电场会传导到源漏区和沟道的交叠区域导致带带隧穿漏电，在本申请实施例中，通过在沟道和第二侧墙之间形成交替层叠的多层第一高k介质层和第二高k介质层以完全填充空隙，形成超叠层结构，可以最大程度的抑制电场向源漏区和沟道的交叠区域传导，减弱源漏区和沟道的交叠区域的电场强度，改变交叠区域的电场分布，从而抑制源漏区和沟道的交叠区域产生带带隧穿漏电，避免器件关态漏电，提高器件性能。
基于以上堆叠纳米片GAA-FET器件的制作方法，本申请实施例还提供了一种堆叠纳米片GAA-FET器件，参考图21所示，包括：
衬底100，位于所述衬底一侧的鳍；所述鳍包括多个第二半导体层102，所述第二半导体层作为沟道；
高k金属栅结构，包括界面氧化层，交替层叠的第一高k介质层201和第二高k介质层202，第三高k介质层203以及金属栅204；所述金属栅204包围所述第二半导体层102，所述金属栅204两端具有第二侧墙108；所述界面氧化层以及交替层叠的第一高k介质层201和第二高k介质层202，位于所述沟道102和所述第二侧墙108之间；所述界面氧化层以及第三高k介质层203位于所述沟道的外围。
具体地，所述第一高k介质层和所述第二高k介质层的材料包括以下材料的至少一种：AlOx、MnOx、ZrOx、TiOx、MoOx、LaOx、MgOx、ScOx、YOx、NdOx。
具体地，所述第三高k介质层为Hf基高k材料，所述第三高k介质层的材料包括以下材料的至少一种：HfO2、HfSiOx、HfON、HfSiON、HfAlOx、HfLaOx。
具体地，所述交替层叠的第一高k介质层和第二高k介质层的厚度之和大于等于0.1nm，且小于等于5nm。
在本申请实施例中，通过在沟道和第二侧墙之间形成交替层叠的多层第一高k介质层和第二高k介质层以完全填充空隙，形成超叠层结构，可以最大程度的抑制电场向源漏区和沟道的交叠区域传导，减弱源漏区和沟道的交叠区域的电场强度，改变交叠区域的电场分布，从而抑制源漏区和沟道的交叠区域产生带带隧穿漏电，避免器件关态漏电，提高器件性能。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。
Claims (10)
1.一种堆叠纳米片GAA-FET器件的制作方法，其特征在于，包括：
在衬底上形成第一半导体层和第二半导体层交替层叠的堆叠层；
刻蚀所述堆叠层形成鳍，并在所述鳍上形成假栅和第一侧墙；
从外向内刻蚀所述第一半导体层两端的部分区域，在所述第一半导体层两端形成第二侧墙；
去除所述第一半导体层释放纳米片沟道，所述第二半导体层作为沟道；
横向刻蚀所述第二侧墙和所述沟道的交叠区域形成空隙；
在所述空隙中形成界面氧化层，以及交替层叠的第一高k介质层和第二高k介质层，直至将所述空隙完全填充；
环绕所述沟道形成界面氧化层和第三高k介质层，并形成包围所述沟道的金属栅。
2.根据权利要求1所述的制作方法，其特征在于，所述在所述空隙中形成界面氧化层，以及交替层叠的第一高k介质层和第二高k介质层，包括：
形成包围所述沟道的界面氧化层，以及交替层叠的第一高k介质层和第二高k介质层；
去除所述沟道之间的交替层叠的第一高k介质层和第二高k介质层，保留所述沟道和所述第二侧墙之间的空隙中的界面氧化层，以及交替层叠的第一高k介质层和第二高k介质层。
3.根据权利要求1所述的制作方法，其特征在于，所述第一高k介质层和所述第二高k介质层的材料包括以下材料的至少一种：AlOx、MnOx、ZrOx、TiOx、MoOx、LaOx、MgOx、ScOx、YOx、NdOx。
4.根据权利要求1所述的制作方法，其特征在于，所述第三高k介质层为Hf基高k材料，第三高k介质层的材料包括以下材料的至少一种：HfO2、HfSiOx、HfON、HfSiON、HfAlOx、HfLaOx。
5.根据权利要求1-4任一所述的制作方法，其特征在于，所述交替层叠的第一高k介质层和第二高k介质层的厚度之和大于等于0.1nm，且小于等于5nm。
6.根据权利要求1-4任一所述的制作方法，其特征在于，所述衬底的材料为Si或SiGe。
7.一种堆叠纳米片GAA-FET器件，其特征在于，包括：
衬底，位于所述衬底一侧的鳍；所述鳍包括多个第二半导体层，所述第二半导体层作为沟道；
高k金属栅结构，包括界面氧化层，交替层叠的第一高k介质层和第二高k介质层，第三高k介质层以及金属栅；所述金属栅包围所述第二半导体层，所述金属栅两端具有第二侧墙；所述界面氧化层以及交替层叠的第一高k介质层和第二高k介质层，位于所述沟道和所述第二侧墙之间；所述界面氧化层以及第三高k介质层位于所述沟道的外围。
8.根据权利要求7所述的堆叠纳米片GAA-FET器件，其特征在于，所述第一高k介质层和所述第二高k介质层的材料包括以下材料的至少一种：AlOx、MnOx、ZrOx、TiOx、MoOx、LaOx、MgOx、ScOx、YOx、NdOx。
9.根据权利要求7所述的堆叠纳米片GAA-FET器件，其特征在于，所述第三高k介质层为Hf基高k材料，所述第三高k介质层的材料包括以下材料的至少一种：HfO2、HfSiOx、HfON、HfSiON、HfAlOx、HfLaOx。
10.根据权利要求7-9任一所述的堆叠纳米片GAA-FET器件，其特征在于，所述交替层叠的第一高k介质层和第二高k介质层的厚度之和大于等于0.1nm，且小于等于5nm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211520310.7A CN115910794A (zh) | 2022-11-30 | 2022-11-30 | 一种堆叠纳米片gaa-fet器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211520310.7A CN115910794A (zh) | 2022-11-30 | 2022-11-30 | 一种堆叠纳米片gaa-fet器件及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115910794A true CN115910794A (zh) | 2023-04-04 |
Family
ID=86483103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211520310.7A Pending CN115910794A (zh) | 2022-11-30 | 2022-11-30 | 一种堆叠纳米片gaa-fet器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115910794A (zh) |
-
2022
- 2022-11-30 CN CN202211520310.7A patent/CN115910794A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10964799B2 (en) | FinFETs and methods for forming the same | |
| US10340191B2 (en) | Method of forming a fin structure of semiconductor device | |
| USRE45944E1 (en) | Structure for a multiple-gate FET device and a method for its fabrication | |
| US11695038B2 (en) | Forming single and double diffusion breaks for fin field-effect transistor structures | |
| US9548250B1 (en) | Semiconductor device including self-aligned gate structure and improved gate spacer topography | |
| US9117907B2 (en) | Semiconductor device | |
| US10985064B2 (en) | Buried power and ground in stacked vertical transport field effect transistors | |
| TWI763097B (zh) | 半導體結構及其形成方法 | |
| US8389391B2 (en) | Triple-gate transistor with reverse shallow trench isolation | |
| CN114121807A (zh) | 用于形成晶体管结构的方法 | |
| CN106531632B (zh) | 堆叠纳米线mos晶体管制作方法 | |
| CN116825844A (zh) | 一种半导体器件及其制备方法 | |
| CN116845108A (zh) | 一种半导体器件及其制备方法 | |
| US11842933B2 (en) | Semiconductor device and method | |
| EP3971986A1 (en) | A method for forming a semiconductor device | |
| CN114864578A (zh) | 半导体器件及其制造方法 | |
| CN115910794A (zh) | 一种堆叠纳米片gaa-fet器件及其制作方法 | |
| CN115799335A (zh) | 一种堆叠纳米片gaa-fet器件及其制作方法 | |
| CN115719706A (zh) | 一种堆叠纳米片gaa-fet器件及其制作方法 | |
| US11495677B2 (en) | Semiconductor devices and methods of manufacturing thereof | |
| CN116825720A (zh) | 一种半导体器件及制造方法 | |
| CN115719707A (zh) | 一种围栅器件及其制造方法 | |
| CN118825075A (zh) | 一种晶体管及其制作方法 | |
| CN117855275A (zh) | 一种半导体器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |