TWI518785B - 形成在塊狀基板上之雙閘極與三閘極電晶體及形成該電晶體之方法 - Google Patents

形成在塊狀基板上之雙閘極與三閘極電晶體及形成該電晶體之方法 Download PDF

Info

Publication number
TWI518785B
TWI518785B TW098121967A TW98121967A TWI518785B TW I518785 B TWI518785 B TW I518785B TW 098121967 A TW098121967 A TW 098121967A TW 98121967 A TW98121967 A TW 98121967A TW I518785 B TWI518785 B TW I518785B
Authority
TW
Taiwan
Prior art keywords
forming
fin
mask
layer
drain
Prior art date
Application number
TW098121967A
Other languages
English (en)
Other versions
TW201017772A (en
Inventor
安迪 韋
羅伯特 邦夫葛爾
史羅 史奇佩爾
索斯頓 坎姆勒
Original Assignee
高級微裝置公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=41412508&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=TWI518785(B) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 高級微裝置公司 filed Critical 高級微裝置公司
Publication of TW201017772A publication Critical patent/TW201017772A/zh
Application granted granted Critical
Publication of TWI518785B publication Critical patent/TWI518785B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13081—Multigate devices
    • H01L2924/13084—Trigate transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

形成在塊狀基板上之雙閘極與三閘極電晶體及形成該電晶體之方法
一般而言，本發明係關於製造包含具有雙閘極(鰭形場效電晶體(FinFET))或三閘極架構之高微縮電晶體元件之高度精密的積體電路。
先進積體電路(如CPU、儲存裝置、特殊應用積體電路(ASIC)等)之製造必須根據特定電路佈局(circuit layout)於給定晶片區域上形成大量的電路元件，其中場效電晶體代表了實質決定該積體電路效能之一種重要的電路元件類型。一般而言，目前實際使用有複數種製程技術，其中，對於許多複雜的電路系統類型(包含場效電晶體)而言，由於MOS技術在操作速度及/或功率消耗及/或成本效益上之優越特性，使得MOS技術係目前最具前景之其中一種製程技術。在利用例如MOS技術製造複雜之積體電路的期間，於包含結晶半導體層之基板上形成數百萬個電晶體，例如N通道電晶體及/或P通道電晶體。場效電晶體(不論是N通道電晶體或P通道電晶體)典型上包括所謂的PN接面(PN junction)，其係由高度摻雜區(稱作為汲極和源極區)與輕微摻雜或無摻雜區(例如通道區)之介面所形成，其中，該輕微摻雜或無摻雜區係配置成鄰接該等高度摻雜區。在場效電晶體中，該通道區之導電性(亦即導電通道的電流驅動能力)係由鄰接該通道區而形成之閘極電極所控制，且該閘極電極係藉由薄絕緣層(insulating layer)與該通道區分隔開。在因為施加適當控制電壓至該閘極電極而形成導電通道時，該通道區之導電性取決於摻雜物濃度、電荷載子移動率以及(對於平面電晶體架構而言)該汲極和源極區之間的距離(又稱作為通道長度)。
目前，由於矽幾乎能夠無限量的取得、矽和相關材料和製程之習知特性、以及在過去50年期間所累積之經驗，所以絕大多數的積體電路係以矽為基礎。因此，矽很可能仍將是未來電路世代用以量產之材料選擇。矽在半導體裝置之製造上具有主導性地位的一個原因係矽/二氧化矽介面之優越特性，使得半導體不同區彼此之間能夠具有可靠的電性絕緣(electrical insulation)。該矽/二氧化矽介面在高溫下相當穩定，而因此(如果需要的話)能夠接著實施高溫製程，例如，實施退火循環(anneal cycle)以活化摻雜物並且修復晶體損傷而不會犧牲該介面之電性特性。
對於上文中所指出之原因，二氧化矽較佳係用在場效電晶體中作為閘極絕緣層來將該閘極電極(通常由多晶矽或其他含金屬材料所組成)與該矽通道區分隔開。在不斷地改善場效電晶體裝置效能的過程中，該通道區長度持續地縮減以改善切換速度和電流驅動能力。由於該電晶體效能係由施加至該閘極電極之電壓所控制，其中，該電壓係用以將該通道區表面反轉(invert)成為夠高的電荷密度(charge density)以針對給定供應電壓提供所期望之驅動電流，所以必須要維持某種程度之電容耦合(該電容耦合係由以該閘極電極、該通道區及配置於兩者間之二氧化矽所形成之電容所提供者)。而情況是，對於平面電晶體組構縮減其通道長度需要增加電容耦合，以避免於電晶體操作期間發生所謂的短通道行為(short channel behavior)。該短通道行為可能導致漏電流增加並導致臨限電壓(threshold voltage)對於該通道長度的依賴。大幅微縮尺寸且具有相對較低之供應電壓及因此降低之臨限電壓的電晶體裝置可能會面對漏電流呈指數增加的問題，而必須增強該閘極電極至該通道區之電容耦合。因此，該二氧化矽層之厚度必須相對應地縮減，以提供該閘極和該通道區之間所需之電容。舉例而言，大約0.08μm之通道長度可能需要厚度大約1.2nm之二氧化矽製成的閘極介電質。雖然，一般而言，具有極短通道之高速電晶體元件可能較佳用於高速應用，反之具較長通道之電晶體元件可用於較不具關鍵性之應用(如儲存電晶體元件)，惟電荷載子直接穿隧(tunneling)通過極薄二氧化矽閘極絕緣層所造成之相對高之漏電流對於厚度範圍1至2nm之氧化物而言可能達到無法符合效能驅動電路(performance driven circuit)之需求之數值。
因此，已經考慮取代二氧化矽作為閘極絕緣層之材料，特別是對於極薄二氧化矽閘極層而言。可能的替代材料包含顯現出明顯，較高介電常數之材料，使得實際上相對應地形成之具有較大厚度之閘極絕緣層能夠提供極薄二氧化矽層所得到之電容耦合。一般而言，以二氧化矽達到特定電容耦合所需之厚度稱作為電容等效厚度(capacitance equivalent thickness；CET)。
因此已經有建議以具有高介電常數之材料來代替二氧化矽，如介電係數(k)值大約25之氧化鉭(tantalum oxide)(Ta2O5)、k值大約150之氧化鍶鈦(strontium titanium oxide)(SrTiO3)、氧化鉿(hafnium oxide)(HfO2)、HfSiO2、氧化鋯(zirconium oxide)(ZrO2)等。
雖然基於上述特定策略之精密平面電晶體架構可於效能和可控制性上得到明顯優勢，但是有鑑於進一步的裝置微縮，已提出新的電晶體組構，其中可設置”三維(three-dimensional)”架構以試圖在得到所期望之通道寬度的同時，維持對於流過該通道區之電流之良好可控制性。為此目的，已提出所謂的FinFET，其中矽之薄片(sliver)或鰭(fin)可形成於絕緣體上矽(silicon-on-insulator；SOI)基板之薄主動層(thin active layer)中，其中，閘極介電材料和閘極電極材料可設置於兩側壁上，藉此實現雙閘極電晶體，其通道區可被完全空乏化(fully depleted)。典型上，在精密應用中，該矽鰭之寬度係10nm的等級而該矽鰭之高度係30nm等級。在基本雙閘極電晶體架構的修改版本中，也可於該鰭之頂部表面上形成閘極介電材料和閘極電極，藉此實現三閘極電晶體架構。參考第1a至1b圖，可進一步詳述傳統FinFET的基本組構及有關於傳統製造技術之特性。
第1a圖示意地描繪包括傳統之雙閘極或鰭形場效電晶體(FinFET)150之半導體裝置100之透視圖。如圖中所描繪，該裝置100可包括具有形成於其上之埋置絕緣層(buried insulating layer)102(例如：以二氧化矽材料之形式)之基板101(如矽基板)。此外，在第1a圖中，所描繪的鰭110代表形成於該埋置絕緣層102上之矽層(未顯示)之殘留部位，藉此定義SOI組構。該鰭110可包括汲極和源極區111之一部分以及通道區(未顯示)，該通道區可被閘極電極結構120A、120B覆蓋，該等閘極電極結構120A、120B可分別形成於該鰭110之側壁110A、110B上並且可包括適當之閘極介電材料(如二氧化矽)以及電極材料(如多晶矽)。該鰭110之頂部表面可被罩蓋層(cap layer)112覆蓋，該罩蓋層112可能由氮化矽和類似材料所組成。如圖中所描繪，可藉由形成於該罩蓋層112上之電極材料連接閘極電極結構120A、120B兩者。該鰭110可具有對應於該總體裝置需求之高度111H、寬度111W及長度111L，其中該鰭110內之有效通道長度大致上可由該閘極電極結構120A、120B沿著該鰭110之長度方向之延伸所決定。
典型上，包括該FinFET 150之半導體裝置100係藉由對形成於該埋置絕緣層102上之主動矽層進行圖案化所形成，且之後實施經過適當設計之製造程序以形成該閘極電極結構120A、120B及定義汲極和源極區111和通道區之適當的摻雜物分佈，接著形成適當的接觸層(contact layer)。
於操作期間，可藉由施加適當之供應電壓並且也施加適當之控制電壓至該等閘極電極120A、120B來建立由汲極至源極之電流。因此，可自該鰭110之兩側控制該通道區(亦即，該鰭110被該等閘極電極結構120A、120B所包圍之部位)，藉此得到預期可提供增強的通道控制之完全空乏組構。
第1b圖示意地描繪該裝置100之頂部視圖，其中該裝置100設置有三個FET電晶體150。如圖中所描繪，可藉由磊晶再生長之矽材料(epitaxially re-grown silicon material)來連接該等電晶體150之汲極區和源極區，藉此分別於該汲極側和該源極側形成矽層130。典型上，於該汲極側和該源極側之矽材料可藉由選擇性磊晶生長技術來形成，因此也需要間隔件元件104以提供對於各種雙閘極結構120A、120B之閘極電極材料所需之偏移(offset)。雖然該等半導體層103可設置於該汲極側和該源極側，作為個別電晶體單元150之汲極和源極區，不過由於存在有該間隔件元件104，因此可能必須設置該汲極和源極區之一部份(如該等區111)(如第1a圖所示者)，因此，由於該等鰭中有限之矽容積(silicon volume)和由於摻雜物向外擴散(out-diffusion)進入該埋置氧化物而產生普通高的串聯電阻(series resistance)。因此，雖然這些電晶體由於該通道之完全空乏化及由於來自兩個或三個閘極的控制而提供優越的短通道行為，但是當省略罩蓋層112並且以閘極介電材料代替該罩蓋層112(如第1a圖所示)時，驅動電流會受到每一個個別電晶體150之鰭110中之汲極和源極區之高串聯電阻所限制，使得此技術目前無法與可設置於塊體組構(bulk configuration)或局部空乏SOI組構中的標準平面電晶體架構競爭。
本發明係有關於可避免或至少減少上述問題所產生之一個或多個影響之各種方法和裝置。
為了提供對於本發明某些態樣的基本了解，下文中描述本發明之簡化概要。此發明內容並非本發明之徹底概觀。而此發明內容並非意圖識別本發明之重要或關鍵元件，或者描述本發明之範疇。此發明內容之唯一目的係以簡化的形式來提出某些概念，作為稍後所討論之更詳細之說明書內容之前言。
一般而言，本發明係關於半導體裝置和用以形成該半導體裝置之技術，其中在矽材料中形成電晶體單元之對應鰭之後可利用廣為接受之常見”二維”製程技術於矽塊狀基板上形成雙閘極或三閘極電晶體。因此，可於該等鰭中設置增加的矽量，同時在形成該等鰭之後可採用廣為接受之二維製程技術，藉此提供有效率降低總體串聯電阻之方法，同時提供高效率之總體製造流程，其出發點係成本明顯較低之基板材料。
本文中所揭示之一個例示方法包括於半導體裝置之半導體層上方形成層堆疊，其中該層堆疊包括形成於該半導體層上方之蝕刻停止層以及形成於該蝕刻停止層上方之第一遮罩層。該方法復包括圖案化該第一遮罩層以得到遮罩特徵，以及於該遮罩特徵之側壁上形成間隔件元件。此外，相對於該側壁間隔件元件選擇性地移除該遮罩特徵，並且設置具有暴露該側壁間隔件元件之一部份之第一開口之第二遮罩層，以便定義通道區域和汲極和源極區域。該方法復包括利用該側壁間隔件元件和該第二遮罩層作為蝕刻遮罩從而於該半導體層中形成溝槽，以於該半導體層中形成鰭，其中該鰭對應於該通道區域。再者，至少於該鰭之側壁上形成閘極電極結構，並且於該汲極和源極區域中形成汲極和源極區，其中該汲極和源極區連接至該鰭。
本文中進一步揭示之例示方法係關於形成電晶體。該方法包括於半導體層上方形成遮罩特徵，其中該遮罩特徵定義欲形成於該半導體層中之鰭之側向尺寸。該方法另外包括形成具有第一開口和第二開口之遮罩層，其中該第一開口定義該鰭之長度，而該第二開口定義隔離結構之側向尺寸和位置。再者，利用該遮罩層作為蝕刻遮罩而以共同的蝕刻製程於該半導體層中形成該鰭和隔離溝槽。該方法復包括於該鰭之第一側壁之一部份上形成第一閘極電極結構，以及於該鰭之第二側壁之一部份上形成第二閘極電極結構。最終，該方法包括於鄰接該鰭之末端部位之該半導體層中形成汲極和源極區。
本文中所揭示之一個例示半導體裝置包括半導體層以及形成於該半導體層中之第一凹陷和第二凹陷，其中該第一凹陷和第二凹陷具有共同的邊界，以便定義高度小於該半導體層厚度之鰭。該半導體裝置復包括形成於該鰭之第一側壁上之第一閘極電極結構以及形成於該鰭之第二側壁上之第二閘極電極結構。最終，該半導體裝置包括連接至該鰭之汲極和源極區。
本發明之各種例示實施例係描述於下文中。為了清楚起見，並未在本說明書中描述實際實作之所有特徵。當然將體會到在任何此類實際實施例之發展中，必須做出許多實作特定之決定以達到研發人員所期望之特定目標(如符合與系統相關及與商業相關的約束)，而這些目標將隨著不同實作而變化。此外，將體會到此類研發所做之努力可能相當複雜且耗時，但是這對於獲益於本揭示內容之熟習本領域者而言仍將只是例行工作。
本發明現在將參考附加圖式進行描述。各種結構、系統及裝置僅為了說明且避免以熟習本領域者所熟知之細節模糊本發明而示意地描述於該等圖式中。但是，所包含之該等附加圖式係用以描述並說明本發明所描繪之範例。本文中所使用之字詞和措辭應該了解並解釋成為與熟習本領域者所了解之字詞和措辭具有相同之意義。未有特別定義之字詞和措辭(亦即，具有不同於熟習本領域者所習知且慣用之意義者)被意指與本文中所使用者之字詞和措辭一致。在一定程度上，字詞和措辭係意圖具有特別定義(亦即，不同於熟習本領域之技藝者所了解之意義者)，此特別定義將特別於本說明書中以定義模式提出，直接且明確地提供該字詞和措辭之特別定義。
一般而言，本發明係關於方法和半導體裝置，其中雙閘極電晶體(亦可稱作為FinFET)或三閘極電晶體可形成於塊狀基板(bulk substrate)上。也就是說，用以容置該等電晶體之通道區之鰭元件可形成於半導體層內，其中該等鰭之高度係小於對應之半導體層之厚度。因此，意思是說，可於實際鰭元件之下設置額外半導體容積(如矽容積)的任何電晶體組構均可認為是塊狀組構，不論任何另外的埋置絕緣層是否可設置於該塊狀半導體層之”深度(depth)”中。在完成該等鰭和該兩個或三個閘極電極結構以及該等低電阻汲極和源極區域之基本結構(在一些例示實施例中，可以自我校準(self-aligned)製造順序來完成)之後，可利用廣為接受的平面製程技術(planar process technique)，例如藉由施加應變引發(strain-inducing)機制等，來調整該汲極和源極之摻雜物分佈、增強該通道區之總體串聯電阻。因此，可在維持三維電晶體組構優點之同時，明顯地降低傳統FinFET或三閘極電晶體之驅動電流限制，同時提供高效率之總體製造流程。
第2a圖示意地描繪半導體裝置200之透視圖，該半導體裝置200可包括基板201(如矽基板或用以於其上形成半導體層203之其他任何適當載體材料)，該基板201可代表可能包括額外組成物(如鍺、碳等)之矽層，同時在其他案例中可使用其他任何適當之半導體化合物。在一個例示實施例中，該半導體層203可代表一矽基材料(silicon-based material)，其可代表該基板201之實質結晶材料之一部份，其至少局部位於裝置區域中，且其中將形成複數個雙閘極或三閘極電晶體250。應了解到，視總體需求而定，該半導體裝置200可於其他裝置區域中具有SOI組構。如圖中所描繪，該一個或多個電晶體250可具有形成於該半導體層203中之共同汲極區211D和共同源極區211S，其中該汲極和源極區211D、211S可藉由個別鰭210連接，該等個別鰭210之每一者均可代表該等電晶體250之其中一者之通道區。因此，該等鰭210也可藉由在鄰接鰭210之間設置個別凹陷203R而形成於該半導體層203中，藉此定義該等鰭210之三維尺寸(dimension)，如高度、寬度及長度。再者，該等凹陷203R也可至少於該等鰭210之側壁上定義欲形成之個別閘極電極結構之位置，在一些例示實施例中，也可定義於該等鰭210之頂部表面上。如同將於稍後詳述者，該汲極和源極區211D、211S、該等鰭210以及該等凹陷203R中和該等鰭210上方之個別電極結構可利用自我校準的方式而與個別隔離結構(未顯示)一起設置，該等個別隔離結構可包圍該一個或多個電晶體250且亦可針對欲形成於該等凹陷內之閘極電極材料提供該等凹陷之絕緣，如將於稍後所詳述者。
第2b圖示意地描繪於較早製造階段之半導體裝置200。如圖中所描繪，層堆疊204可形成於該半導體層203上，且可由形成於於該半導體層203上之蝕刻停止層204A及形成於該蝕刻停止層204A上之遮罩層204B所組成。舉例而言，該蝕刻停止層204A可以二氧化矽材料的形式設置，而該遮罩層204B可由矽所組成。再者，光阻劑特徵(resist feature)205可依據所考慮之技術標準以具有寬度和間距之線狀結構(line-like feature)形式來設置。也就是說，該等光阻劑特徵205所定義之寬度和間距可代表對應技術標準之關鍵尺寸，其可基於對應之微影技術而一致且可重複產生地進行圖案化。
如第2b圖中所示之半導體裝置200可基於下列製程而形成。可以例如矽塊狀基板形式來設置包括該半導體層203之基板201，同時如先前所說明，在其他案例中，對於該基板201和該層203可採用不同之組構。其後，可藉由例如基於廣為接受之技術生長具有適當厚度(如大約2至5nm)之氧化物層來形成該蝕刻停止層204A。其後，可利用廣為接受之電漿輔助或者熱活化沉積配方(thermally activated deposition recipe)以(例如)矽材料之形式來沉積厚度(例如)大約60至80nm之遮罩層240B。藉由在該層堆疊204中使用二氧化矽材料和矽，當形成適當硬遮罩以提供遮罩特徵，而用於將被形成在半導體層203中之鰭時，可使用用於圖案化該堆疊204之廣為接受的配方(recipe)。應體會到，只要能夠於進一步製程期間得到所需要之蝕刻停止能力，則可將其他材料用於該層堆疊204。當該蝕刻停止層204A係由二氧化矽所組成時，其可設置有適當之厚度，以便當例如該遮罩層204B罩蓋該層204A時，避免因接觸濕式化學蝕刻藥劑(如氫氟酸(HF))所造成之側向蝕刻(lateral etching)。以此方式，可抑制個別特徵於個別濕式化學蝕刻製程期間所不希望的任何蝕刻不足(under-etching)。另一方面，由於這些鰭可基於在稍後製造階段中將以共形方式形成在遮罩特徵之側壁上(該遮罩特徵係將從遮罩層204B所形成)之側壁間隔件元件而形成，所以該遮罩層204B之厚度可設置成相等於或大於該等鰭210所期望之最終寬度。再者，在設置該層堆疊204之後，可基於廣為接受之微影技術設置該光阻劑特徵205。
第2c圖示意地描繪具遮罩特徵204M之半導體裝置200，該遮罩特徵204M於其側向尺寸大致上可對應於該等光阻劑特徵205(第2b圖)，同時該等特徵204M之高度係由該遮罩層204B(第2b圖)之初始厚度所定義。該等特徵204M可基於經適當設計之蝕刻製程而形成，其中，在一些例示實施例中，當該等層204B、204A分別係由矽和二氧化矽所組成時，可使用廣為接受且用於圖案化多晶矽閘極電極之蝕刻配方來作為基礎。其後，可基於任何適當之技術將該等光阻劑特徵205移除。
第2d圖示意地描繪具有形成於該遮罩特徵204M之暴露側壁部位上之側壁間隔件元件206之裝置200。舉例而言，該等間隔件元件206可由氮化矽所組成，同時只要可確認所期望之蝕刻選擇性程度以及與後續製程之相容性，則可使用其他適當的材料(如碳化矽、含氮碳化矽等)。可藉由沉積氮化矽材料(例如：藉由熱活化化學氣相沉積(CVD)技術)來形成該等間隔件206，同時控制該沉積厚度，其中，該沉積厚度大致上對應於基於該等間隔件206而將形成之鰭的期望之最終寬度。在沉積該間隔件材料之後，可實施非等向性蝕刻製程(anisotropic etch process)，其對於該蝕刻停止層204A具有選擇性。在一些例示實施例中，可使用對該等遮罩特徵204M具有選擇性之蝕刻配方，且可利用習知之製程技術來完成，而在其他案例中，只要維持該層204A之高度蝕刻停止能力，則亦可使用對該間隔件材料和該遮罩特徵204M未具有選擇性之蝕刻配方。
第2e圖示意地描繪在選擇性移除該等遮罩特徵204M之後的裝置200，其可藉由適當地選擇可針對該蝕刻停止層204A和該間隔件元件206提供夠高的選擇性之蝕刻化學藥劑來完成。舉例而言，可使用基於溴化氫(hydrogen bromide)之複數種電漿輔助蝕刻配方，而在其他案例中可採用濕式化學蝕刻技術，例如當使用二氧化矽、氮化矽及矽作為蝕刻停止材料層204A、間隔件206及遮罩特徵204M之材料時，可使用基於氫氧化四甲基銨(Tetra Methyl Ammonium Hydroxide)(TMAH)之蝕刻配方。氫氧化四甲基銨對於氧化物(2000-3000：1)和氮化物(10000：1)具有高度選擇性，藉此有效率地移除暴露之遮罩特徵204M，同時避免過度地消耗該等間隔件206之材料，其中該等間隔件206代表用以在該半導體層203中形成該等鰭之硬遮罩元件。例如基於TMAH之濕式化學蝕刻製程也可結合電漿輔助製程，用以移除可能形成於該等遮罩特徵204M之暴露表面部份上之天然氧化物。
第2f圖示意地描繪在進一步之製造階段中之半導體裝置200，該進階之製造階段形成用以於通道區域之半導體層203中形成鰭之另外的遮罩，同時定義個別汲極和源極區域(如第2a圖所示)。如圖中所描繪，遮罩層207可包括可對應於汲極和源極區域(如第2a圖中所描繪之汲極和源極區211D、211S)之遮罩元件207A、207B。再者，遮罩元件207C可代表通道區域和其中欲形成用於雙閘極或三閘極電晶體之閘極電極結構之區，同時，遮罩特徵207D可代表其中欲形成在半導體層203中之隔離溝槽之個別區域。一方面的遮罩特徵207A、207B和另一方面的遮罩特徵207C、207D可由不同材料所組成，以便能夠在稍後的製造階段中選擇性移除該等遮罩元件207C、207D。舉例而言，該等特徵207A、207B可由氮化矽所組成，而該等特徵207C、207D可由矽材料所組成。
該遮罩層207可藉由沉積適當之材料層(如矽)而形成，其厚度可選擇為大於或等於必要的最終閘極高度，其中該必要之最終閘極高度係為了從該等鰭(其係將形成於該半導體層203內)頂部阻擋源極/汲極佈植種類所必需者。舉例而言，該遮罩層207之厚度可為大約70至90nm。其後，可藉由微影製程圖案化該層207，其中可同時定義該等遮罩特徵207C、207D之位置，也藉此以自我校準的方式提供該汲極和源極區域、該等閘極電極及隔離結構之側向尺寸和位置。在實施對應之微影製程後，可利用廣為接受之蝕刻配方非等向性蝕刻該遮罩層207，如先前所說明，例如，相對於二氧化矽而言選擇性地蝕刻矽。其後，可沉積用以形成該等遮罩元件207A、207B之適當填充材料(例如：以氮化矽的形式)，其中藉由實施平面化製程(如化學機械研磨(CMP))可平面化對應產生之表面形貌(topography)，其中，殘留的遮罩特徵207C、207D可使用為化學機械研磨停止層以提供該平面化製程之增強控制。接下來，可選擇性地移除對應於該等閘極電極和通道區域和該等隔離結構之遮罩元件207C、207D，例如利用如先前所述之類似製程技術。舉例而言，為了選擇性地相對於氮化物和氧化物而有效率地移除矽，可使用TMAH。
第2g圖示意地描繪在上述製程順序結束之後之半導體裝置200。因此，個別開口207N、207M形成於該遮罩層207中，藉此定義通道區域(亦即於其中將形成該等鰭之區域)和隔離溝槽區域，而殘留的遮罩元件207A、207B可代表將形成之汲極和源極區域。可基於該等開口207N、207M實施非等向性蝕刻製程，以便首先蝕刻通過該蝕刻停止層204A並且蝕刻進入該半導體層203達期望之深度，如形成隔離溝槽所需之深度。舉例而言，可使用大約250至350nm之蝕刻深度，其中可基於廣為接受之電漿輔助配方實施蝕刻製程。其後，可藉由適當介電材料(如二氧化矽)來填充形成於該半導體層200中之對應溝槽，其中亦可填充該等開口207N、207M。另外，為了密實(densify)該介電填充材料，可實施退火製程(anneal process)，並且可藉由CMP移除任何過量之材料，藉此提供平面化表面形貌，其中該等遮罩元件207A、207B可作為CMP停止層。
第2h圖示意地描繪在上述製程順序結束之後之半導體裝置200。如圖中所描繪，於對應於該等開口207M(如第2g圖中所示)之該半導體層203中可形成隔離結構208，其中，在此製造階段中，該等隔離結構208之介電材料可向上延伸至該等遮罩元件207A、207B所定義之表面。同樣地，由於在基於該遮罩層207所實施之先前的溝槽蝕刻製程中，該等間隔件元件206(如第2e圖所示)亦可作為該等開口207N中之硬遮罩，故隔離結構208A可形成為鄰接於將形成之該等鰭之個別下側部位210L，藉此提供該等”深”鰭210L。
第2i圖示意地描繪在進一步之製造階段中之半導體裝置200。如圖中所描繪，可移除形成於該等隔離結構208上方及該等隔離結構208A和該等深鰭210L上方之介電材料(參照第2h圖)，同時亦藉由定義該等結構208、208A中介電材料之凹陷程度，而於該等隔離結構208、208A中產生為了實際形成鰭210之期望之凹陷208R。利用經高度稀釋之氫氟酸溶液，可完成對應受控之材料移除，其中，對於給定之蝕刻速率，為了調整該等鰭210之高度210H(其代表該等深鰭210L之上側部位)，可調整凹陷208R之深度。此外，在一些例示實施例中，為了暴露該等鰭210之上側表面，可基於(例如)選擇性非等向性蝕刻製程來移除該”罩蓋層”(亦即，如第2e圖所示之該等間隔件元件206)。在此案例中，該等鰭210可代表三閘極電晶體元件之通道區。
第2j圖示意地描繪沿著該開口207C(如第2i圖中所示)之剖面圖。如圖中所描繪，該等隔離區208A係形成於該半導體層203內，以便延伸達到如該等隔離結構208(如第2i圖中所示)所需之特定深度，其中該等深鰭210A將各個隔離區208A分隔開。再者，在一些例示實施例中，定義該等鰭210之有效高度之凹陷208R可選擇成為大約20至30nm，視總體裝置需求而定。另一方面，該等間隔件元件206(如第2i圖中所示)可決定該等鰭210之寬度210W，其中該等間隔件元件206可於該等凹陷208R之形成期間作為蝕刻遮罩。另一方面，該等開口207C之寬度(如第2i圖中所示)可決定該等鰭210之長度(亦即，第2j圖中垂直於圖示平面之尺寸)。再者，在此製造階段中，所殘留之蝕刻停止層204A仍然可設置於該等鰭210之頂部表面上。因此，可以該等鰭210之形式設置該等電晶體元件之基本組構，其中應體會到的是，與第2a圖所描繪之基本組構不同的是，該等凹陷208R可設置於個別隔離區208A中，而非設置於該半導體材料層203中。
第2k圖示意地描繪在進一步之製造階段中之半導體裝置200，其中可應用經適當設計之”平面”製程技術以完成該三閘極電晶體組構。在第2k圖中，為了定義N通道電晶體和P通道電晶體之基本電晶體特性，可實施佈植順序209。對於N通道電晶體而言，可引進P型摻雜物種類以避免擊穿(punch through)，其可藉由在0°傾斜角度下實施該佈植209來完成，其中可依據廣為接受之微影技術以光阻劑遮罩作為其他類型電晶體之遮罩。在一些例示實施例中，該佈植製程209可包含傾斜佈植步驟(tilted implantation step)209A，其中該離子束(ion beam)可對應於大致上平行於該等鰭210寬度方向之轉動軸而傾斜。因此，於該傾斜佈植步驟209A期間，可將代表N通道電晶體之逆摻雜物(counter dopant)之P型摻雜物混入該汲極和源極區域211D、211S的暴露側壁211F。另一方面，可利用5至10°之傾斜角度和利用適當之佈植掃描方式(implantation scan regime)來抑制摻雜物種類明顯混入該等鰭210。同樣地，可將N型摻雜物種類引入P通道電晶體，同時遮罩對應之N通道電晶體。於該汲極和源極區域211D、211S的暴露側壁部位211F混合該等逆摻雜物種類可因此針對可在稍後製造階段中形成於該等凹陷208R內之閘極介電材料和閘極電極材料提供增加之”隔離區域”，使得所增加之隔離區域可提供縮減之寄生閘極-源極/汲極電容(parasitic gate-source/drain capacitance)。因此，可使該佈植製程209和209A之劑量(dose)和能量適當地適應於將於稍後製造階段中實施之對應源極/汲極佈植製程。
第21圖示意地描繪該裝置200在該佈植製程209後之剖面圖。如圖中所描繪，可將該等井佈植種類(如209W所指示者)依據該裝置之需求而混入該深鰭210L中，並且向下達到所期望之深度。應體會到，也可將對應之井佈植209W引入該隔離區208A。接下來，該裝置200可藉由實施廣為接受之清潔製程(cleaning processes)而準備形成閘極介電材料(如閘極氧化物)，並接著進行該介電材料之沉積及/或氧化(如於該等鰭210之暴露表面部位上生長二氧化矽材料)。其後，可基於廣為接受之”平面”製程配方(以例如多晶矽之形式)來沉積閘極電極材料。
第2m圖示意地描繪在上述製程順序之後、在藉由移除任何過量閘極電極材料(例如基於CMP)和利用遮罩元件207A、207B作為CMP停止材料來平面化所產生之表面形貌之後之半導體裝置200。因此，可包括複數個個別閘極電極結構(未顯示)之閘極電極結構220可形成於遮罩元件207A、207B之間，同時該等個別犧牲”閘極電極結構”220S可形成於該等隔離結構208上方。應體會到，在一些例示實施例中，該閘極電極結構220可代表結合閘極介電質(dielectrics)之實際閘極電極，並且可選擇關於該介電材料和類似材料厚度之適當參數。在其他案例中，如第2m圖所示之閘極電極結構220可用以作為定位件(place holder)，並且可在稍後之製造階段中以基於含金屬電極材料和高k介電材料的精密閘極電極結構來代替閘極電極結構220。
第2n圖示意地描繪在進一步之階段中之半導體裝置200，其中遮罩材料230可以例如氧化物層(其可基於氧化和類似製程產生)之形式形成於個別電極材料220、220S上。再者，為了保護暴露部位(其中將不形成閘極電極結構)，可於該裝置200上方形成蝕刻遮罩231。也就是說，該蝕刻遮罩231可暴露對應於該等犧牲結構220S之部位，並且可覆蓋結構220。其後，可利用例如用以移除暴露之遮罩材料230之氫氟酸(hydrofluoric acid)來實施經適當設計之蝕刻順序，並且在這之後為了選擇性地移除該等結構220S之材料(例如：為多晶矽之形式)，可實施選擇性電漿輔助蝕刻製程，其選擇性係針對氮化物和氧化物。再者，在此案例中，可使用類似平面電晶體組構所使用之技術之蝕刻策略。在其他案例中，如先前所說明者，可使用濕式化學蝕刻藥劑。
第2o圖示意地描繪在上述製程順序和移除該蝕刻遮罩231之後的半導體裝置200。因此，在暴露隔離結構208的同時，該等遮罩元件207A、207B仍然可覆蓋該汲極和源極區域211D、211S。其後，可針對該遮罩材料230和該等隔離結構208選擇性地移除該等遮罩元件207A、207B。當該等遮罩元件207A、207B係由氮化矽所組成時，可利用熱磷酸(phosphoric acid)來完成。
第2p圖示意地描繪在移除該等遮罩元件207A、207B之後沿著該等鰭210之寬度方向之剖面圖。因此，如圖中所描繪，該閘極電極結構220係形成於該等凹陷208R中和上方以及該等鰭210周圍和上方，同時各個閘極介電質221A、221B、221C係設置於該等鰭210之表面上。也就是說，在所示之實施例中，可設置有三閘極組構，其中該等鰭210之兩個側壁上可形成有該等閘極介電質221A、221C，同時該等鰭210之頂部表面上亦可形成有該閘極介電材料221B。再者，該遮罩材料230仍然可形成於該閘極電極結構220上，亦即，其閘極電極材料222(如多晶矽材料)上。
第2q圖示意地描繪如第2p圖中所示該裝置200之頂部視圖。因此，該隔離結構208側向地包圍著包括該汲極和源極區域211D、211S和形成為該鰭210之形式之各個通道區的三閘極電晶體250。如圖中所描繪，先前所實施之遮罩方式(masking regime)可定義該等通道(亦即，鰭210)之長度，並因此定義該閘極電極結構220之長度，藉此亦提供該汲極和源極211D、211S和該隔離結構208之自我校準圖案化(patterning)和定位(positioning)。
第2r圖於左手側示意地描繪沿著第2q圖II左線之剖面圖，同時於右手側示意地描繪沿著第2q圖II右線之剖面圖。因此，如同第2r圖左手側所描繪者，閘極電極材料222結合形成於鰭210頂部上之閘極介電材料221B和結合該汲極和源極211D、211S可具有非常類似於平面電晶體架構之組構。於第2r圖之右手側，”缺口”區域(亦即，如第2q圖中所示相鄰的鰭210之間的區域)之個別剖面圖描繪了下述基本概念，亦即，該等鰭210之高度(如第2r圖左手側所示)係由該等隔離區之凹陷程度所定義。因此，如第2r圖左手側所示之電晶體250之組構可採用廣為接受之平面製程技術，藉此除了於該鰭210中提供高矽容積之外還提供用以適當地調整該電晶體250之總體電性特性之增強效率。為此目的，可實作廣為接受之佈植技術、應變引發機制等。
藉由參考第2s至2v圖，可依據例示實施例描述個別製程技術以求得到所期望之P通道電晶體和N通道電晶體效能。
第2s圖於左手側示意地描繪沿著第2q圖所描繪之截面之剖面圖，亦即描繪了該等鰭210之長度方向上之截面，同時第2s圖於右手側描繪了缺口區域內之個別剖面圖。如圖所示，電晶體組構250N可代表N通道電晶體，並且可包括鄰近鰭210而在該汲極和源極區域211D、211S(如第2r圖所示)中之精密摻雜物分布，以定義汲極和源極區211。舉例而言，為了形成與通道區213(可由該鰭210代表)之適當PN接面，可設置類似平面電晶體組構中之延伸區211E。再者，為了適當地定義該汲極和源極區211中之摻雜物濃度，可於具有適當寬度之閘極電極材料222之側壁上形成間隔件結構223。
於第2s圖之右手側，描繪了該缺口區域中之對應組構。在此案例中，如先前所說明，該閘極電極材料222延伸進入形成於該隔離區208A中之凹陷，同時，在一些例示實施例中，由於該佈植製程209期間(如第2k圖中所示)之逆摻雜，故可增加該汲極和源極區211相對於閘極電極材料222之偏移(offset)，其中該半導體層203之暴露側壁部位可容置與該井摻雜種類對應之摻雜種類，藉此提供相對於該汲極和源極區211之”獨立(withdrawn)”PN接面，使得該汲極和源極區211和該閘極電極材料222之間的寄生電容因偏移增加而降低。
如第2s圖所描繪之電晶體組構250N可藉由實施適當之佈值製程來完成，同時為了依據廣為接受之配方適當地增加該鰭210和該汲極和源極區211之間之區域之井摻雜物濃度，可利用例如環形佈植製程(halo implantation process)來遮罩P通道電晶體。其後，可利用例如該結構223經適當設計之偏移間隔件來形成該延伸區211E，且其後為了建立所期望之濃度分佈，於接下來的深汲極和源極區域佈值期間，可形成具有適當寬度之間隔件結構223以便作為佈值遮罩。應體會到，間隔件223可包括複數個個別間隔件元件，該等間隔件元件可在對應之佈植製程之後形成。
第2t圖根據一些例示實施例示意地描繪與P通道電晶體對應之電晶體組構250P。如圖中所描繪，電晶體250P可包括可埋置入鄰近該鰭210之材料203之應變引發材料214(例如：矽/鍺合金和類似形式)，以便沿著該鰭210中之電流方向建立壓縮，應變元件(compressive strain element)，藉此增強其中之電洞移動率。可藉由基於(例如)該間隔件結構223或其他任何適當之遮罩材料在該半導體層203中蝕刻洞孔來形成應變引發材料214，接著實施用於生長所期望之半導體合金214(亦可以高度摻雜材料之形式設置)之選擇性磊晶生長製程，藉此可避免用於形成該深汲極和源極區之佈植製程。如圖中所描繪，如果適當的考量，該應變引發材料214可設置有某種程度之過量高度。再者，可形成個別延伸區211E，以便連接至該通道區(亦即該鰭210)。
於第2t圖之右手側，描繪了與該缺口區對應之組構。如圖中所描繪，亦在此案例中，由於該逆摻雜區203C，所以該閘極電極材料222和該汲極和源極區211之間的偏移亦可增加，其中該逆摻雜區203C可形成於該佈植製程209(包含如第2k圖所示之傾斜佈植209A)期間。
應體會到，個別應變引發機制亦可以例如適當半導體合金(如矽/碳)之形式或者於該汲極和源極區211形成期間應用個別應力記憶技術(stress memorization technique)而設置於N通道電晶體250N中。也就是說，為了於應變狀態(strained state)中產生該汲極和源極區之重新生長部位(re-grown portion)，可在大致上非結晶狀態(amorphized state)下基於堅硬材料層(如氮化矽層)而重新生長該汲極和源極區211之至少一部份。在其他例示實施例中，在形成該汲極和源極區211之後，為了提供相對於後續矽化製程(silicidation process)之優勢(可能結合如拉張應力接觸材料(tensile stressed contact material)等之應力引發材料)，可凹陷這些區。
在混合用於形成該等電晶體250N、250P之汲極和源極區211之摻雜物種類之後，可實施最終退火製程以活化該等摻雜物並且將佈值所造成之損害重新結晶(re-crystallize)，也可藉此調整所期望之最終摻雜物分佈。
第2u圖示意地描繪在進一步之製造階段中之電晶體組構250N。如圖所示，可設置接觸結構240且其可包括層間介電材料(interlayer dielectric material)241(如二氧化矽等)，其中可埋置一個或多個接觸件242。該等接觸元件242可由任何適當之金屬(如鎢(tungsten)、銅、鋁等)組成，可能結合適當之導電性阻障材料(conductive barrier material)，視總體製程和裝置需求而定。在一些例示實施例中，該等接觸元件242可包括具有高度內部拉張應力等級(high internal tensile stress level)之含金屬材料，其可(例如)基於廣為接受且用於形成鎢材料之沉積配方來完成，藉此在該通道或鰭210中提供所期望之拉張應力等級。
第2u圖之右手側示意地描繪該缺口區域中該接觸層級(contact level)240之組構。如圖中所描繪，在此區域中，也可設置一個或多個接觸元件242或連續延伸接觸元件，以降低至該汲極和源極區211之總體接觸電阻。
典型上，該接觸層級240可基於廣為接受之”平面”製程技術而形成，例如，藉由在熱處理(heat treatment)期間沉積耐火金屬和啟始化學反應並且接著沉積適當之介電材料(如二氧化矽)，其中該所沉積之介電材料可藉由CMP等進行平面化。其後，為了得到個別接觸開口，可藉由微影和非等向性蝕刻技術對該介電材料進行圖案化，並且可接著利用期望之接觸金屬(如鎢等)填充該等個別接觸開口。
第2v圖示意地描繪該P通道電晶體250P之接觸結構240，其可具有類似上述之組構。
接下來，可藉由例如設置介電材料(例如：以低k介電材料形式)並且於其中形成通孔(可連接至第一金屬化層之金屬線)來形成金屬化系統(metallization system)。
在一些例示實施例中，可藉由包含含金屬電極材料以及高k介電材料之精密結構來代替該閘極電極結構220。為了此目的，在形成該介電材料241內之接觸元件242之前，可基於例如TMAH選擇性地移除該閘極電極材料222，其中TMAH可有效率地相對於二氧化矽和氮化矽而選擇性地移除矽。在其他案例中，可使用其他選擇性蝕刻配方(如基於HBr之電漿輔助製程)，同時在其他例示實施例中，可使用任何選擇性蝕刻製程，視該閘極電極結構220和四周介電材料之材料組成(material composition)而定。其後，可自該鰭210之暴露側壁部位移除該閘極介電質(如該介電材料221B)。如果該閘極介電質大致上由二氧化矽所組成，則可利用HF來完成移除。
第2w圖示意地描繪在上述製程順序之後和進一步之製造階段中沿著該鰭之寬度方向之剖面圖。如圖中所描繪，該裝置200可包括代替閘極電極結構220R，該代替閘極電極結構220R可包括含金屬材料222R(如氮化鈦等)以及高k介電材料221R，且該高k介電材料221R可覆蓋該等鰭210之側壁部位和頂部表面。因此，可設置三閘極組構，該三閘極組構包含在該鰭210之側壁上所形成之個別閘極電極結構220A、220C以及在該鰭210之頂部上所形成之閘極電極結構220B，亦藉此設置複數個電晶體單元250A…250D。因此，該等電晶體單元250A…250D之每一者或其組合均代表基於經適當選擇之金屬材料222R和用於形成對應之汲極和源極區之製造順序而對於每一種導電性類型提供特定臨限電壓(threshold voltage)之三閘極電晶體。如果需要更高的臨限電壓，為了產生普通大的臨限電壓偏移(shift)，可將不同功函數(work function)整合於多個閘極金屬，同時，在其他案例中，為了產生輕微的臨限電壓偏移，可實施經適當設計之環形佈植。
因此，由於降低串聯電阻和使用廣為接受且有效率之製造技術以及廣為接受之平面電晶體組構機制，可得到具增強之電晶體效能之有效率的三維電晶體組構。此外，該汲極和源極區、通道區或鰭210、及個別隔離結構之自我校準組構可基於先前所述之遮罩方式而完成。再者，相較於傳統策略，可免除用於提供複數個電晶體之連續汲極和源極區之複雜磊晶生長製程，亦藉此增強總體製程效率。
藉由參考第3a至3c圖，可詳述用於形成雙閘極或FinFET電晶體組構之對應製程順序。一般而言，可使用如先前所述用於三閘極電晶體組構250的類似製程順序，然而其中，可藉由不移除用於在該半導體材料中圖案化該等鰭之硬遮罩而於該等鰭之頂部設置普通厚之罩蓋層。因此，對應之閘極電極材料可藉由厚絕緣體(insulator)而與該鰭之頂部隔離，且電流僅發生於該鰭之側邊表面(side surface)上。一般而言，對於相較於三閘極組構之相同有效的電晶體寬度而言，該FinFET必須增加鰭之高度，同時，由於設置於該頂部表面上方之閘極電極大致上對該鰭內之空乏化沒有效果，因此可能必須縮減該鰭之寬度。
第3a圖示意地描繪半導體裝置300之剖面圖，該半導體裝置300可具有與如第2j圖所示之半導體裝置200非常類似之組構。因此，除了第一個數字是”3”而不是”2”以外，類似元件均標示以相同的元件符號。因此，該裝置300可包括半導體層303，該半導體層303包含多個隔離區308A(藉由個別深鰭310L分隔開)，且該等隔離區308A上設置有多個鰭310，而罩蓋元件306(如氮化矽元件)結合蝕刻停止材料304A(例如：以二氧化矽形式)罩蓋該等鰭310。如先前所說明，相較於該等鰭210，該等鰭310可增加大約30至40nm之高度，同時可縮減其寬度且寬度範圍在大約10至15nm。
該半導體裝置300可基於如先前所述參考根據對應於第2b至2j圖所述之裝置200之相同製造技術而形成。因此，將省略個別說明。然而，應體會到，與參考第2b至2j圖所述之製程方式相反，該等罩蓋元件306可代表先前形成作為圖案化該等鰭310之硬遮罩之對應間隔件元件，如同參考該等間隔件元件206(如第2g圖所示)所亦說明者。也應體會到，該等罩蓋元件306可形成為具有縮減之寬度，以便符合該等鰭310之需求。同樣地，為了得到該鰭310所期望之高度增加，可適當地調適用於在該隔離區308A中形成凹陷308R之製程(也如同當參照該半導體裝置200時，參考第2i圖所說明者)。
第3b圖示意地描繪具有基本井佈植種類309W之裝置300之剖面圖，該井佈植種類309W可如同當參照該半導體裝置200時參考第2k至2l圖所說明者進行佈植。其後，可繼續進一步處理，如同先前參考該裝置200所述者。也就是說，可藉由設置適當之介電材料並沉積閘極電極材料來形成個別閘極電極結構或假性閘極電極結構(dummy gate electrode structure)。其後，為了完成基本電晶體組構，可暴露該汲極和源極區域並且應用對應之”平面”製造程序。再者，如果有需要，如先前所述，可以高k介電材料結合含金屬電極材料來代替該閘極電極結構。
第3c圖示意地描繪在進階之製造階段中之半導體裝置300，其中替代閘極電極結構320R可結合高k介電材料321而設置於該等鰭310周圍。因此，可為每一個電晶體單元350A…350D建立雙閘極組構，亦即，第一閘極電極結構320A可設置於該鰭310之其中一個側壁上，而第二閘極電極結構320C可設置於相對之側壁上。另一方面，仍然可以該罩蓋元件306結合該蝕刻停止層304A(如第3b圖所示)覆蓋該鰭310之頂部表面。
因此，本發明之內容提供了增強之三維電晶體組構(亦即，雙閘極和三閘極電晶體組構)，其中該等電晶體之鰭可基於塊狀半導體材料而設置，藉此增加半導體容積，同時連續之汲極和源極區域可連接至該鰭之通道區，而無須可作為高電阻汲極和源極部位之中間鰭部位(intermediate fin portion)(如同典型在案例中之傳統FinFET和三閘極電晶體架構所需要者)。再者，該通道區域(亦即，該等鰭和該閘極電極結構)、該汲極和源極區以及該隔離結構可基於可容許自我校準製程順序(self-aligned process sequence)之遮罩方式來設置，同時可免除用於設置連續汲極和源極區域之複雜選擇性磊晶生長製程。再者，在形成該等鰭之後，可應用來自二維(two-dimensional)或平面電晶體製造製程之廣為接受且有效率之製程技術(可能包含有效率的應變引發機制)，使得除了增加半導體容積以及免除該等鰭中之高電阻汲極和源極部位之外，還可有利地應用進一步的效能增強機制。
以上所揭示之特定實施例僅為說明，當熟習本領域者在看過本文所教示之優點後，咸了解本發明可以不同但是相等之方式做各種修改和實現。舉例而言，以上所提出之製程步驟可以不同之順序實施。再者，除了下文中申請專利範圍所描述者以外，本文中所示並非意圖限制建構或設計之細節。因此，顯然可對於上文中所揭示之特定實施例進行修飾或修改，且所有此類變動均視為落於本發明之範疇和精神內。因此，本發明欲保護之內容係如下文中申請專利範圍所提出者。
100．．．半導體裝置
101．．．基板
102．．．埋置絕緣層
103．．．半導體層
104．．．間隔件元件
110．．．鰭
110A．．．側壁
110B．．．側壁
110H．．．高度
110L．．．長度
110W．．．寬度
111．．．汲極和源極區
112．．．罩蓋層
120A．．．閘極電極結構
120B．．．閘極電極結構
150．．．FinFET
200．．．半導體裝置
201．．．基板
203．．．半導體層
203C．．．逆摻雜區
203R．．．凹陷
204．．．層堆疊
204A．．．蝕刻停止層
204B．．．遮罩層
204M．．．遮罩特徵
205．．．光阻劑特徵
206．．．側壁間隔件元件
207．．．遮罩層
207A．．．遮罩元件
207B．．．遮罩元件
207C．．．遮罩元件
207D．．．遮罩特徵
207M．．．開口
207N．．．開口
208．．．隔離結構
208A．．．隔離結構
208R．．．凹陷
209．．．佈植順序、佈植製程
209A．．．傾斜佈植步驟
209W．．．井佈植種類
210．．．鰭
210A．．．深鰭
210H．．．高度
210L．．．上側部位
210W．．．寬度
211．．．汲極和源極區
211D．．．汲極區
211F．．．側壁
211S．．．源極區
213．．．通道區
214．．．應變引發材料
220．．．閘極電極結構
220S．．．犧牲閘極電極結構
221A．．．閘極介電質
221B．．．閘極介電質
221C．．．閘極介電質
222．．．閘極電極材料
223．．．間隔件結構
230．．．遮罩材料
231．．．蝕刻遮罩
240．．．接觸結構
241．．．層間介電材料
250．．．雙閘極或三閘極電晶體
250N．．．N通道電晶體
250P．．．P通道電晶體
300．．．半導體裝置
304A．．．蝕刻停止材料
306．．．罩蓋元件
308A．．．隔離區
308R．．．凹陷
310．．．鰭
320A．．．閘極電極結構
320C．．．閘極電極結構
320R．．．閘極電極結構
321．．．高k介電材料
350A．．．電晶體單元
350D．．．電晶體單元
本發明所揭示之內容可藉由參考以下說明並配合附加圖式而了解，其中相同的元件符號識別類似的元件，且其中：
第1a至1b圖分別示意地描繪包括以SOI基板為基礎之傳統FinFET電晶體單元之半導體裝置之透視圖和頂部視圖；
第2a圖根據例示實施例示意地描繪包含形成於塊狀基板中之”三維”電晶體組構之透視圖，其中該汲極和源極區和該鰭可藉由提供相對於該閘極電極結構之自我校準製程技術而於共同製程中形成；
第2b至2i圖根據例示實施例示意地描繪，於用以在塊狀半導體層中形成多個鰭之各種製造階段期間，包含複數個FinFET電晶體單元之半導體裝置之透視圖；
第2j圖根據例示實施例示意地描繪在實施井佈植製程前該鰭之剖面圖；
第2k至2l圖分別示意地描繪在井佈植製程之後之透視圖和剖面圖；
第2m至2o圖根據例示實施例示意地描繪，於形成自我校準之閘極電極結構之各種製造階段期間，該半導體裝置之透視圖；
第2p圖示意地描繪沿著該鰭之方向之剖面圖；
第2q圖示意地描繪該半導體裝置之頂部視圖；
第2r至2v圖根據例示實施例示意地描繪，於各種製造階段期間，沿著該鰭之長度方向之透視剖面圖；
第2w圖根據例示實施例示意地描繪具有金屬替代閘極和高k介電材料沿著該鰭之寬度方向之剖面圖；以及
第3a至3c圖根據所描繪之其他實施例分別示意地描繪包含複數個雙通道電晶體單元之半導體裝置之剖面圖和透視圖。
雖然本文中所提出之發明內容能夠容許各種修改和替代形式，但是其特定實施例已藉由範例之方式顯示於附加圖式中，並且詳述於本文中。然而，應了解到，本說明書中之特定實施例並非意圖限制本發明為所揭示之特殊形式，相反地，係意圖涵蓋所有落於如本發明附加申請專利範圍所定義之精神與範疇中之修改、等效及替代態樣。
200．．．半導體裝置
201．．．基板
203．．．半導體層
203R．．．凹陷
210．．．鰭
211D．．．汲極區
211S．．．源極區
250．．．雙閘極或三閘極電晶體

Claims (19)

  1. 一種形成電晶體之方法，包括：於半導體裝置之半導體層上方形成層堆疊，該層堆疊包括形成於該半導體層上方之蝕刻停止層以及形成於該蝕刻停止層上方之第一遮罩層；圖案化該第一遮罩層，以便得到遮罩特徵；於該遮罩特徵之側壁上形成間隔件元件；相對於該側壁間隔件元件選擇性地移除該遮罩特徵；設置具有暴露該側壁間隔件元件之一部份以定義通道區域和汲極與源極區域之第一開口以及設置用以定義隔離結構之位置和側向尺寸之第二開口之第二遮罩層；利用該側壁間隔件元件和該第二遮罩層作為蝕刻遮罩從而於該半導體層中形成數個溝槽，以便於該半導體層中形成鰭，該鰭對應於該通道區域；至少於該鰭之側壁上形成閘極電極結構；以及於該汲極和源極區域中形成汲極和源極區，該汲極和源極區連接至該鰭。
  2. 如申請專利範圍第1項所述之方法，其中，形成該等溝槽係包括基於該第一和第二開口形成該等溝槽。
  3. 如申請專利範圍第2項所述之方法，另包括以介電材料填充該等溝槽和該第一和第二開口。
  4. 如申請專利範圍第3項所述之方法，另包括將該等開口 中之該介電材料凹陷至低於對應於該半導體層之表面之高度，以便調整該鰭之有效高度。
  5. 如申請專利範圍第4項所述之方法，另包括在凹陷該介電材料之後基於該第二遮罩層來實施井佈植製程。
  6. 如申請專利範圍第5項所述之方法，另包括利用傾斜角度實施逆摻雜佈植製程，以在該半導體層之經暴露之側壁區域引進相對於該汲極和源極區為逆摻雜之摻雜物種。
  7. 如申請專利範圍第1項所述之方法，其中，形成該閘極電極結構係包括於該第二遮罩層之該第一開口內之該鰭的經暴露之側壁區域上形成介電材料，並且在形成該汲極和源極區之前於該第一開口中沉積定位件材料和閘極電極材料之至少一者。
  8. 如申請專利範圍第7項所述之方法，另包括利用定位件材料和閘極電極材料之至少一者作為佈植遮罩，以移除該第二遮罩層以及形成該汲極和源極區。
  9. 如申請專利範圍第8項所述之方法，其中，形成該汲極和源極區係包括實施第一佈植製程、於定位件材料和閘極電極材料之至少一者之側壁上形成第二側壁間隔件元件、以及利用該第二側壁間隔件元件作為佈植遮罩來實施第二佈植製程。
  10. 如申請專利範圍第7項所述之方法，另包括以含金屬材料取代該定位件材料和閘極電極材料之至少一者。
  11. 如申請專利範圍第10項所述之方法，另包括自該經暴 露之側壁部位移除該介電材料並且沉積高介電係數介電材料。
  12. 如申請專利範圍第11項所述之方法，復包括暴露該鰭之頂部表面，以及於該經暴露之頂部表面上沉積該高介電係數介電材料。
  13. 如申請專利範圍第11項所述之方法，另包括於該鰭之頂部表面上形成罩蓋層，以及於該罩蓋層上沉積該高介電係數介電材料。
  14. 如申請專利範圍第1項所述之方法，另包括在形成該汲極和源極區之前於該汲極和源極區域中之該半導體層中形成洞孔，以及以應變引發半導體材料填充該等洞孔。
  15. 一種形成電晶體之方法，該方法包括：於半導體層上方形成遮罩特徵，該遮罩特徵定義欲形成於該半導體層中之鰭之側向尺寸；形成具有第一開口和第二開口之遮罩層，該第一開口定義該鰭之長度，該第二開口定義隔離結構之側向尺寸和位置；利用該遮罩層作為蝕刻遮罩而以共同的蝕刻製程於該半導體層中形成該鰭和隔離溝槽；於該鰭之第一側壁之一部份上形成第一閘極電極結構，並且於該鰭之第二側壁之一部份上形成第二閘極電極結構；以及於鄰接該鰭之末端部位之該半導體層中形成汲極 和源極區。
  16. 如申請專利範圍第15項所述之方法，其中，形成該遮罩特徵係包括於該半導體層上形成蝕刻停止層、於該蝕刻停止層上形成犧牲遮罩層、圖案化該犧牲遮罩層以形成線特徵、於該線特徵之側壁上形成間隔件元件、以及選擇性地移除該線特徵。
  17. 如申請專利範圍第15項所述之方法，其中，形成該第一和第二閘極電極係包括在形成該鰭之後以定位件材料填充該第一和第二開口，以及在形成該汲極和源極區之後以高介電係數介電材料和含金屬電極材料取代該定位件材料。
  18. 如申請專利範圍第15項所述之方法，其中，第三閘極電極係形成於該鰭之頂部表面上。
  19. 如申請專利範圍第16項所述之方法，其中，該蝕刻停止層係由二氧化矽所組成，而該犧牲遮罩材料係由矽所組成。
TW098121967A 2008-06-30 2009-06-30 形成在塊狀基板上之雙閘極與三閘極電晶體及形成該電晶體之方法 TWI518785B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102008030864A DE102008030864B4 (de) 2008-06-30 2008-06-30 Halbleiterbauelement als Doppelgate- und Tri-Gatetransistor, die auf einem Vollsubstrat aufgebaut sind und Verfahren zur Herstellung des Transistors
US12/473,610 US8114746B2 (en) 2008-06-30 2009-05-28 Method for forming double gate and tri-gate transistors on a bulk substrate

Publications (2)

Publication Number Publication Date
TW201017772A TW201017772A (en) 2010-05-01
TWI518785B true TWI518785B (zh) 2016-01-21

Family

ID=41412508

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098121967A TWI518785B (zh) 2008-06-30 2009-06-30 形成在塊狀基板上之雙閘極與三閘極電晶體及形成該電晶體之方法

Country Status (8)

Country Link
US (1) US8114746B2 (zh)
JP (1) JP5679970B2 (zh)
KR (1) KR101630387B1 (zh)
CN (1) CN102077353B (zh)
DE (1) DE102008030864B4 (zh)
GB (3) GB2491515B (zh)
TW (1) TWI518785B (zh)
WO (1) WO2010005526A1 (zh)

Families Citing this family (97)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008045037B4 (de) * 2008-08-29 2010-12-30 Advanced Micro Devices, Inc., Sunnyvale Statischer RAM-Zellenaufbau und Mehrfachkontaktschema zum Anschluss von Doppelkanaltransistoren
US8305829B2 (en) 2009-02-23 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory power gating circuit for controlling internal voltage of a memory array, system and method for controlling the same
US8305790B2 (en) 2009-03-16 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical anti-fuse and related applications
US8957482B2 (en) 2009-03-31 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse and related applications
US8912602B2 (en) 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8461015B2 (en) 2009-07-08 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. STI structure and method of forming bottom void in same
US8472227B2 (en) 2010-01-27 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the same
US8629478B2 (en) 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
US8298925B2 (en) 2010-11-08 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8482073B2 (en) * 2010-03-25 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including FINFETs and methods for forming the same
US8264021B2 (en) 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8187928B2 (en) 2010-09-21 2012-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuits
US8980719B2 (en) 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US8623728B2 (en) 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US9484462B2 (en) 2009-09-24 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of fin field effect transistor
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US8264032B2 (en) 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8334184B2 (en) * 2009-12-23 2012-12-18 Intel Corporation Polish to remove topography in sacrificial gate layer prior to gate patterning
US9040393B2 (en) 2010-01-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
US8362572B2 (en) * 2010-02-09 2013-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Lower parasitic capacitance FinFET
US8603924B2 (en) 2010-10-19 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming gate dielectric material
US9048181B2 (en) 2010-11-08 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8769446B2 (en) 2010-11-12 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for increasing fin device density for unaligned fins
US8426300B2 (en) 2010-12-02 2013-04-23 International Business Machines Corporation Self-aligned contact for replacement gate devices
JP5786323B2 (ja) * 2010-12-03 2015-09-30 富士通株式会社 化合物半導体装置の製造方法
DE102010064283B4 (de) * 2010-12-28 2012-12-27 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Herstellung eines selbstjustierten Steg-Transistors auf einem Vollsubstrat durch eine späte Stegätzung
US8592915B2 (en) 2011-01-25 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Doped oxide for shallow trench isolation (STI)
US8877602B2 (en) 2011-01-25 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of doping oxide for forming shallow trench isolation
DE102011004506B4 (de) * 2011-02-22 2012-10-18 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Herstellungsverfahren für ein Halbleiterbauelement und Halbleiterbauelement als Stegtransistor, der auf einem strukturierten STI-Gebiet durch eine späte Stegätzung hergestellt ist
US8513131B2 (en) * 2011-03-17 2013-08-20 International Business Machines Corporation Fin field effect transistor with variable channel thickness for threshold voltage tuning
US8431453B2 (en) 2011-03-31 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure
US8772860B2 (en) * 2011-05-26 2014-07-08 United Microelectronics Corp. FINFET transistor structure and method for making the same
CN102810476B (zh) * 2011-05-31 2016-08-03 中国科学院微电子研究所 鳍式场效应晶体管的制造方法
CN102820334B (zh) * 2011-06-08 2017-04-12 联华电子股份有限公司 鳍式场效晶体管结构与形成鳍式场效晶体管结构的方法
US9263132B2 (en) * 2011-08-10 2016-02-16 Globalfoundries Singapore Pte. Ltd. Double gated flash memory
US8871575B2 (en) * 2011-10-31 2014-10-28 United Microelectronics Corp. Method of fabricating field effect transistor with fin structure
US9318431B2 (en) * 2011-11-04 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having a MOM capacitor and method of making same
US9893163B2 (en) 2011-11-04 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3D capacitor and method of manufacturing same
US8513078B2 (en) 2011-12-22 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for fabricating fin devices
US8697523B2 (en) 2012-02-06 2014-04-15 International Business Machines Corporation Integration of SMT in replacement gate FINFET process flow
CN103390637B (zh) * 2012-05-09 2016-01-13 中国科学院微电子研究所 FinFET及其制造方法
US8981481B2 (en) * 2012-06-28 2015-03-17 Intel Corporation High voltage three-dimensional devices having dielectric liners
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
CN103681331B (zh) * 2012-09-10 2016-06-29 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
CN103779210A (zh) * 2012-10-18 2014-05-07 中国科学院微电子研究所 FinFET鳍状结构的制造方法
US8829617B2 (en) 2012-11-30 2014-09-09 International Business Machines Corporation Uniform finFET gate height
US9735255B2 (en) 2013-01-18 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a finFET device including a stem region of a fin element
US8853084B2 (en) 2013-01-31 2014-10-07 International Business Machines Corporation Self-adjusting gate hard mask
US9034716B2 (en) * 2013-01-31 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8859372B2 (en) * 2013-02-08 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Double channel doping in transistor formation
US8889540B2 (en) 2013-02-27 2014-11-18 International Business Machines Corporation Stress memorization in RMG FinFets
US9177955B2 (en) * 2013-03-08 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation region gap fill method
US9040363B2 (en) 2013-03-20 2015-05-26 International Business Machines Corporation FinFET with reduced capacitance
KR102030329B1 (ko) * 2013-05-30 2019-11-08 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US20150024584A1 (en) * 2013-07-17 2015-01-22 Global Foundries, Inc. Methods for forming integrated circuits with reduced replacement metal gate height variability
US9240342B2 (en) * 2013-07-17 2016-01-19 Globalfoundries Inc. Methods of forming replacement fins for a FinFET semiconductor device by performing a replacement growth process
KR102083493B1 (ko) 2013-08-02 2020-03-02 삼성전자 주식회사 반도체 소자의 제조방법
KR102070564B1 (ko) * 2013-08-09 2020-03-02 삼성전자주식회사 반도체 소자의 제조방법
US9583590B2 (en) 2013-09-27 2017-02-28 Samsung Electronics Co., Ltd. Integrated circuit devices including FinFETs and methods of forming the same
US9178045B2 (en) 2013-09-27 2015-11-03 Samsung Electronics Co., Ltd. Integrated circuit devices including FinFETS and methods of forming the same
JP6325669B2 (ja) * 2013-12-19 2018-05-16 インテル・コーポレーション 半導体構造、集積回路構造、及びそれらの製造方法
CN104752217B (zh) * 2013-12-30 2017-12-01 中芯国际集成电路制造(上海)有限公司 FinFET器件的制造方法
KR102157839B1 (ko) 2014-01-21 2020-09-18 삼성전자주식회사 핀-전계효과 트랜지스터의 소오스/드레인 영역들을 선택적으로 성장시키는 방법
US9362277B2 (en) * 2014-02-07 2016-06-07 Globalfounries Inc. FinFET with multilayer fins for multi-value logic (MVL) applications and method of forming
US9553171B2 (en) * 2014-02-14 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US9627245B2 (en) 2014-03-05 2017-04-18 Globalfoundries Inc. Methods of forming alternative channel materials on a non-planar semiconductor device and the resulting device
US9245980B2 (en) 2014-04-01 2016-01-26 Globalfoundries Inc. Methods of forming substantially defect-free, fully-strained silicon-germanium fins for a FinFET semiconductor device
US9385123B2 (en) 2014-05-20 2016-07-05 International Business Machines Corporation STI region for small fin pitch in FinFET devices
CN105225951B (zh) * 2014-05-30 2018-08-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US9318574B2 (en) * 2014-06-18 2016-04-19 International Business Machines Corporation Method and structure for enabling high aspect ratio sacrificial gates
US9659827B2 (en) 2014-07-21 2017-05-23 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices by forming source/drain regions before gate electrode separation
CN105405881B (zh) * 2014-08-20 2020-07-07 中国科学院微电子研究所 半导体器件及其制造方法
EP3195367A4 (en) * 2014-09-19 2018-08-15 Intel Corporation Apparatus and methods to create a buffer to reduce leakage in microelectronic transistors
KR102248475B1 (ko) 2014-09-19 2021-05-06 인텔 코포레이션 인듐 풍부 표면들을 갖는 인듐 갈륨 비화물 활성 채널을 생성하는 장치 및 방법
CN105575877A (zh) * 2014-10-17 2016-05-11 中国科学院微电子研究所 半导体衬底、器件及其制造方法
US9741811B2 (en) 2014-12-15 2017-08-22 Samsung Electronics Co., Ltd. Integrated circuit devices including source/drain extension regions and methods of forming the same
US10026659B2 (en) 2015-01-29 2018-07-17 Globalfoundries Inc. Methods of forming fin isolation regions under tensile-strained fins on FinFET semiconductor devices
US9306001B1 (en) 2015-04-14 2016-04-05 International Business Machines Corporation Uniformly doped leakage current stopper to counter under channel leakage currents in bulk FinFET devices
US9761584B2 (en) * 2015-06-05 2017-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Buried channel semiconductor device and method for manufacturing the same
US11063559B2 (en) 2015-06-05 2021-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. High-implant channel semiconductor device and method for manufacturing the same
US10084085B2 (en) 2015-06-11 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with stop layer and method for forming the same
US9892979B2 (en) * 2015-06-19 2018-02-13 Globalfoundries Inc. Non-destructive dielectric layer thickness and dopant measuring method
US9768168B2 (en) * 2015-12-15 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof
JP6718248B2 (ja) * 2016-02-17 2020-07-08 ルネサスエレクトロニクス株式会社 半導体装置
US9755019B1 (en) * 2016-03-03 2017-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9634143B1 (en) * 2016-07-21 2017-04-25 Globalfoundries Inc. Methods of forming FinFET devices with substantially undoped channel regions
US10032869B2 (en) 2016-08-17 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device having position-dependent heat generation and method of making the same
KR102443814B1 (ko) * 2016-11-16 2022-09-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10163650B2 (en) * 2016-11-18 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for selective nitride etch
US10269647B2 (en) * 2017-01-20 2019-04-23 Applied Materials, Inc. Self-aligned EPI contact flow
EP3404721A1 (en) * 2017-05-15 2018-11-21 IMEC vzw A method for forming pillars in a vertical transistor device
US10978351B2 (en) 2017-11-17 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Etch stop layer between substrate and isolation structure
CN109830438B (zh) * 2017-11-23 2022-02-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110544717B (zh) * 2019-08-08 2023-03-10 宁波大学 一种三独立栅FinFET器件
US11081595B1 (en) * 2020-01-30 2021-08-03 Macronix International Co., Ltd. Multi-gate transistor and memory device using the same

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3219307B2 (ja) * 1991-08-28 2001-10-15 シャープ株式会社 半導体装置の構造および製造方法
JP3543946B2 (ja) * 2000-04-14 2004-07-21 日本電気株式会社 電界効果型トランジスタ及びその製造方法
JP2004221510A (ja) 2003-01-14 2004-08-05 Takeshi Aoki ゲート電極と接地電極間を短くして、高速動作をする縦型ゲート電極のｍｏｓｆｅｔ
US6844238B2 (en) * 2003-03-26 2005-01-18 Taiwan Semiconductor Manufacturing Co., Ltd Multiple-gate transistors with improved gate control
KR100476940B1 (ko) * 2003-06-20 2005-03-16 삼성전자주식회사 기판으로부터 수직으로 연장된 게이트 채널을 갖는디램기억 셀 및 그 제조방법
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US6943405B2 (en) * 2003-07-01 2005-09-13 International Business Machines Corporation Integrated circuit having pairs of parallel complementary FinFETs
US20050077574A1 (en) * 2003-10-08 2005-04-14 Chandra Mouli 1T/0C RAM cell with a wrapped-around gate device structure
JP2005243709A (ja) * 2004-02-24 2005-09-08 Toshiba Corp 半導体装置およびその製造方法
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
US6951784B1 (en) * 2004-08-05 2005-10-04 International Business Machines Corporation Three-mask method of constructing the final hard mask used for etching the silicon fins for FinFETs
US7105934B2 (en) * 2004-08-30 2006-09-12 International Business Machines Corporation FinFET with low gate capacitance and low extrinsic resistance
KR100612420B1 (ko) * 2004-10-20 2006-08-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP2006135067A (ja) * 2004-11-05 2006-05-25 Toshiba Corp 半導体装置およびその製造方法
JP2006196617A (ja) * 2005-01-12 2006-07-27 Fujitsu Ltd 半導体装置の製造方法とその方法で製造した半導体装置
US7101763B1 (en) * 2005-05-17 2006-09-05 International Business Machines Corporation Low capacitance junction-isolation for bulk FinFET technology
JP4718908B2 (ja) * 2005-06-14 2011-07-06 株式会社東芝 半導体装置および半導体装置の製造方法
JP2007035957A (ja) 2005-07-27 2007-02-08 Toshiba Corp 半導体装置とその製造方法
US7323374B2 (en) * 2005-09-19 2008-01-29 International Business Machines Corporation Dense chevron finFET and method of manufacturing same
JP5017926B2 (ja) * 2005-09-28 2012-09-05 株式会社デンソー 半導体装置およびその製造方法
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7365401B2 (en) * 2006-03-28 2008-04-29 International Business Machines Corporation Dual-plane complementary metal oxide semiconductor
US7517764B2 (en) * 2006-06-29 2009-04-14 International Business Machines Corporation Bulk FinFET device
US7709312B2 (en) * 2006-09-29 2010-05-04 Intel Corporation Methods for inducing strain in non-planar transistor structures
JP2008117838A (ja) * 2006-11-01 2008-05-22 Elpida Memory Inc 半導体装置及びその製造方法
US7560785B2 (en) * 2007-04-27 2009-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having multiple fin heights
JP5410666B2 (ja) * 2007-10-22 2014-02-05 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
GB2491512B (en) 2013-02-13
JP5679970B2 (ja) 2015-03-04
KR20110051168A (ko) 2011-05-17
JP2011527103A (ja) 2011-10-20
GB2491515A (en) 2012-12-05
KR101630387B1 (ko) 2016-06-24
GB2473384A (en) 2011-03-09
GB201215426D0 (en) 2012-10-17
US8114746B2 (en) 2012-02-14
CN102077353A (zh) 2011-05-25
TW201017772A (en) 2010-05-01
DE102008030864B4 (de) 2010-06-17
CN102077353B (zh) 2014-06-18
WO2010005526A1 (en) 2010-01-14
GB2491515B (en) 2013-02-20
US20090321836A1 (en) 2009-12-31
GB2491512A (en) 2012-12-05
GB201021495D0 (en) 2011-02-02
DE102008030864A1 (de) 2010-01-14
GB201215452D0 (en) 2012-10-17
GB2473384B (en) 2013-02-20

Similar Documents

Publication Publication Date Title
TWI518785B (zh) 形成在塊狀基板上之雙閘極與三閘極電晶體及形成該電晶體之方法
US7381649B2 (en) Structure for a multiple-gate FET device and a method for its fabrication
US9318388B2 (en) Methods of forming substantially self-aligned isolation regions on FinFET semiconductor devices and the resulting devices
TWI541874B (zh) 在塊體基底上形成之自動對準多閘極電晶體
US8722498B2 (en) Self-aligned fin transistor formed on a bulk substrate by late fin etch
US7384850B2 (en) Methods of forming complementary metal oxide semiconductor (CMOS) transistors having three-dimensional channel regions therein
US20120211808A1 (en) Fin-transistor formed on a patterned sti region by late fin etch
US7494895B2 (en) Method of fabricating a three-dimensional MOSFET employing a hard mask spacer
US8183101B2 (en) Multiple gate transistor having fins with a length defined by the gate electrode
JP2011129872A (ja) 半導体装置
US9601620B2 (en) Transistor and fabrication method thereof
CN104112665A (zh) 半导体器件及其制造方法
CN103579314A (zh) 半导体器件及其制造方法
CN113809010A (zh) 半导体结构及其形成方法
CN104112666A (zh) 半导体器件及其制造方法
US11158741B2 (en) Nanostructure device and method
JP5055697B2 (ja) 絶縁ゲート電界効果トランジスタ及びその動作方法
KR102623749B1 (ko) 갭충전 구조물 및 그 제조 방법
CN114068700B (zh) 半导体结构及其形成方法
US20240113164A1 (en) Film modification for gate cut process
CN115132727A (zh) 半导体结构及其形成方法
TWI521611B (zh) 金氧半導體元件的製造方法
TWI354335B (en) Method for manufacturing a cmos device having dual
KR20080051985A (ko) 리세스 채널 어레이 트랜지스터와 그 제조 방법