TWI541874B - 在塊體基底上形成之自動對準多閘極電晶體 - Google Patents

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Description

在塊體基底上形成之自動對準多閘極電晶體
本發明係關於一種積體電路，尤係關於一種包含有雙閘極(FinFET)或三閘極架構的電晶體元件的高度精密積體電路。
先進積體電路(例如，CPU、記憶體件、ASIC(特殊應用積體電路)及其類似者)的製造要求根據指定的電路佈局在給定的晶片區上形成大量的電路元件，其中，場效應電晶體為一種重要的電路元件，其實質決定積體電路的性能。一般而言，目前實施的工藝技術有多種，其中，對於含有場效應電晶體的多種複雜電路，MOS技術是目前最有前途的方法之一，因為由操作速度及/或耗電量及/或成本效率看來，它具有優越的特性。在使用CMOS技術製造複雜的積體電路期間，會在包含結晶半導體層的基底上形成數百萬個電晶體，例如，n型通道電晶體與/或p型通道電晶體。不論是否考慮n型通道電晶體，場效應電晶體都包含所謂的pn結(pn-junction)，其由被稱作漏極及源極區的重度摻雜區與輕度摻雜或無摻雜區(例如，經配置成與重度摻雜區相鄰的通道區)的介面形成。在場效應電晶體中，形成在該通道區附近以及通過細薄絕緣層而與該通道區隔開的閘極可用來控制通道區的導電率，亦即，傳導通道的驅動電流能力。在因施加適當的控制電壓至閘極而形成傳導通道後，該通道區的導電率會取決於摻雜物濃度、電荷載子的遷移率(mobility)、以及對平面型電晶體架構而言，取決於漏極區與源極區的距離，此距離也被稱作通道長度。
由於有實質無限的可用性、已熟悉矽及相關材料和工藝的特性、以及過去50年來累積的經驗，目前極大多數的積體電路皆以矽為基礎。因此，對於設計成可量產的未來電路世代，矽可能仍為可供選擇用來設計成可量產未來電路世代的材料。矽在製造半導體元件有主導重要性的理由之一是矽/二氧化矽介面的優越特性，它使得不同的區域彼此在可靠的電氣絕緣。矽/二氧化矽介面在高溫很穩定，從而允許後續高溫工藝的性能，例如像退火迴圈(anneal cycle)所要求的，可啟動摻雜物及糾正晶體損傷而不犧牲介面的電氣特性。
基於以上所提出的理由，二氧化矽在場效應電晶體中最好用來作為隔開閘極(常由多晶矽或其他含金屬材料構成)與矽通道區的閘極絕緣層。在場效應電晶體的器件性能穩定地改善下，已持續減少通道區的長度以改善切換速度及驅動電流能力。由於電晶體性能受控於施加至閘極的電壓，該電壓使通道區的表面反轉成有夠高的電荷密度用以對於給定的供給電壓可提供想要的驅動電流，必須維持有一定程度的電容耦合(capacitive coupling)，其由閘極、通道區及配置在其間的二氧化矽所形成的電容器提供。結果，減少用在平面型電晶體配置的通道長度要求增加電容耦合以避免在電晶體操作期間有所謂的短通道行為。該短通道行為可能導致泄露電流增加以及導致依賴通道長度的閾值電壓。有相對低供給電壓從而減少閾值電壓的積極縮小電晶體器件可能受苦於泄露電流的指數增加同時也需要增強閘極與通道區的電容耦合。因此，必須相應地減少二氧化矽層的厚度以在閘極與通道區之間提供必要的電容。由電荷載子直接穿隧通過超薄二氧化矽閘極絕緣層造成的相對高泄露電流可能達相當氧化物厚度在1至2納米之間的數值，這與性能驅動電路(performance driven circuit)的要求不一致。
有鑒於進一步的器件縮放會基於公認有效的材料，已有人提出可提供「三維」架構的新電晶體配置，企圖得到想要的通道寬度同時保持電流流經通道區的有效可控性。為此目的，已有人提出所謂的FinFET，其中，在SOI(絕緣層上覆矽)基底的薄主動層中可形成薄銀或矽制鰭片(fin)，其中，在兩個側壁上，可提供閘極介電材料與閘極材料，藉此實現雙閘極電晶體，它的通道區可全耗盡(fully depleted)。通常，在精密應用中，矽鰭片的寬度約有10納米及其高度約有30納米。在基本雙閘極電晶體架構的修改版本中，也可在鰭片的頂面上形成閘極介電材料與閘極，藉此實現三閘極電晶體架構。
基本上，FinFET電晶體可提供優越的通道可控性，因為基於至少兩個閘極部分(在雙閘極電晶體)與至少3個閘極部分(在三閘極電晶體)可控制半導體鰭片內的通道區，其中，同時相較於平面型電晶體配置，可增加有效通道寬度，藉此，相較于習知平面型電晶體設計，對於給定的橫向電晶體尺寸，可提供填充密度(packing density)增加的精密電晶體。另一方面，包含通道區的半導體鰭片的三維性，例如對於圖樣化(pattern)閘極結構、個別間隔體元件及其類似者，可能導致額外的工藝複雜度，其中，可能也難以達成與習知平面型電晶體架構的相容性。此外，習知FinFET電晶體可能受苦於增加的寄生電容，特別是中高的外部電阻，亦即，用在連接至漏極及源極區的電阻，它主要是由供基於高度複雜外延生長工藝(epitaxial growth process)在FinFET電晶體的漏極側及源極側連接個別鰭片部分的外延生長附加漏極及源極材料造成。
以下參考第1a圖至第1d圖進一步詳細地描述習知finFET的基本配置及與習知製造技術有關的具體特性。
第1a圖的透視圖示意說明包含基於SOI(絕緣層上覆矽)基底的習知FinFET電晶體150的半導體器件100。亦即，半導體器件100包含基底101，例如矽基底，其上形成通常形式為二氧化矽材料的埋藏絕緣層(buried insulating layer)102。此外，提供多個半導體鰭片110而且為初始在埋藏絕緣層102上形成的矽層(未顯示)的「殘留物(residues)」。鰭片110包含源極區110s、漏極區110d及通道區110c，通道區110c將會被視為連接至相應末端部分(亦即，漏極及源極區110d、110s)的鰭片110的中央部分。通道區110c沿著電晶體150的長度方向，亦即，沿著鰭片110的長度方向的延伸部分取決於包含適當電極材料121(例如，多晶矽材料)與由任何適當材料或材料系統構成的間隔體結構122的閘極結構120。應瞭解，閘極結構120也包含形成在通道區110c中與閘極結構120接觸的任何表面區上的閘極介電材料(未顯示)。也就是說，該閘極介電材料(未顯示)在鰭片110的側壁(如果為三閘極電晶體，在鰭片110的頂面)處隔開電極材料121與通道區110c的半導體材料。鰭片110的典型尺寸，例如為了在通道區110c得到全耗盡的通道，其鰭片寬度是在10至12納米之間，同時可選擇約30納米的高度。
通常，通過需要精密光刻(lithography)及圖樣化策略的圖樣化初始提供形成在埋藏絕緣層102上的矽層來形成包含FinFET 150的半導體器件100。在鰭片110的圖樣化之前或之後，可加入適當的阱區摻雜物種，其中，由於電晶體150有SOI架構，因此不需要任何阱區隔離植入(well isolation implantation)。之後，例如通過沈積閘極介電材料及電極材料121，由於有由多個鰭片110造成的明顯表面地形(topography)而可能包含平坦化工藝，來形成閘極結構120。在閘極結構120的圖樣化期間，必須應用複雜的蝕刻工藝，因為圖樣化工藝必須在兩個不同的高度水平(height level)終止，亦即，在鰭片110的頂面上與埋藏絕緣層102上。同樣，在加入用在源極及漏極延伸區的適當漏極及源極植入物種後，必須基於精密的蝕刻技術來提供間隔體結構122，其中，蝕刻工藝也必須在兩個不同的高度水平終止。
如前述，當例如經由器件100中將要在後面製造階段形成的接觸水平(contact level)可「外部」連接個別的半導體鰭片110時，電晶體150通常有中高的漏極及源極電阻。結果，在典型的製造策略中，可成長額外的半導體材料在個別半導體鰭片110之間以便提供實質連續的漏極及源極區(未顯示)，然後可用任何適當的接觸方案(contact regime)連接。不過，相應的選擇性外延生長工藝會大幅增進形成器件100的整體工藝複雜度，其中，相較于習知的平面型電晶體，電晶體150(亦即，多個鰭片110)的所得整體串聯電阻還是高於預期使得整體電晶體性能也沒有預期那麽明顯。此外，大量摻雜物擴散進入埋藏氧化物材料可能發生因而也可能造成半導體鰭片110有低劣驅動電流能力，即使在漏極及源極區中設有中間的外延生長半導體材料。
第1b圖示意說明其中設有呈「塊體」配置的電晶體150的器件100。亦即，在結晶基底材料101的上半部中可形成該半導體鰭片，藉此在半導體鰭片110中可提供額外的矽容積。另一方面，半導體鰭片110的電性「有效」高度是用例如形式為二氧化矽的介電材料102a調整，它也可與各個鰭片110電氣隔離。除了用在定義鰭片110的電性有效高度及橫向隔離鰭片的介電材料102a以外，第1b圖的器件100的塊體配置也需要適當的隔離結構(未顯示)。
以下參考第1c圖及第1d圖進一步詳細地分別描述SOI配置與塊體配置的某些特性，以及與其關連的任何問題。
第1c圖示意說明根據SOI配置的半導體器件100，也如在說明第1a圖時所述。如上述，減少用在連接至漏極及源極區110d、110s的電阻(用105表示)是要通過，例如，外延生長附加半導體材料在半導體鰭片110上及之間，接著用適當的蝕刻工藝去除任何過剩材料以便為後續的矽化工藝(silicidation process)提供適當的條件，然而不會大幅增進漏極及源極區與閘極之間的附加寄生電容。半導體鰭片110的電阻取決於以110w表示的寬度，接著可選擇以110h表示的高度以便得到全耗盡電晶體行為。另一方面，增加的寬度及/或高度可為半導體鰭片110提供減少的整體電阻。此外，例如漏極及源極延伸區(亦即，間隔體結構122所覆蓋的區域)中由摻雜物分離進入埋藏氧化物材料102造成的摻雜物耗盡可能影響鰭片110的整體導電率。此外，電晶體150的性能可能被鰭片110的閘極與源極/漏極區之間的寄生電容影響，通過選擇較短及較寬的鰭片可補償部分。此外，習知在複雜平面型電晶體架構中實作例如形式為應變誘發機構(strain inducing mechanism)的多個性能增強機構，以便適當地修改通道區的電荷載子遷移率，這可直接轉化成優越的電晶體性能。例如通過提供至少部分接觸水平的層間介電材料作為帶有高應力材料(highly stressed material)，可以形成在電晶體上方的帶有高應力介電層的形式提供適當的應變誘發機構。任何此類應變誘發機構用在如第1c圖所示的配置可能效率較低，因此可能要開發其他的適當應變誘發機構。此外，嵌入應變誘發半導體材料通常在SOI配置有減少的效率，特別是在實作如第1c圖所示的FinFET時。
第1d圖示意說明器件100的塊體配置，半導體鰭片110的整體串聯電阻105可小於SOI配置的，因為增大矽容積大體因塊體配置而可用在鰭片110，同時任何下伏(underlying)氧化物材料也可避免損失大量的摻雜物。另一方面，所得寄生電容104與SOI配置比得上，藉此全部可提供塊體配置與外部電阻105及寄生電容104有關的優越性能。此外，為了垂直隔離半導體鰭片，可能需要阱區隔離植入106，接著可提供額外的潛力用以根據塊體配置適當地調整器件100的性能。關於應變誘發機構，任何上覆(overlying)應力介電材料也可能效率明顯較低，這與上述SOI配置的情形比得上，同時另一方面，任何嵌入應變誘發半導體材料可具有比較高一點的塊體配置效率，不過，有大體上減少的效果。
因此，與平面型電晶體架構相比，例如形式為SOI及塊體架構，大體呈三維的電晶體配置對於給定橫向尺寸可提供增加的電晶體性能，不過，其中，例如考慮到圖樣化閘極結構、提供間隔體元件及其類似者，這可能引進額外的工藝複雜度。此外，可能需要高度複雜的外延生長工藝以便在漏極及源極區提供適當的接觸電阻，然而這可能導致中高的接觸電阻。另外，性能增強機構，例如帶有應力介電層、嵌入應變誘發半導體材料及其類似物，可能實質無效，或與平面型電晶體配置相比，可能有顯著減少的效率，從而需要開發新的適當機構。此外，習知FinFET架構可能與平面型電晶體架構不相容，或可能至少需要額外的工藝複雜度用以同時提供三維電晶體與平面型電晶體。例如，以SOI FinFET而言，半導體鰭片的必要高度要求提供適當薄的半導體基材，然而這可能不適合用來形成平面型電晶體，因為約30納米的相應厚度不適用在全耗盡的平面型電晶體或部分空乏的SOI電晶體。此外，基底材料中可能要提供任何其他的被動半導體元件。形成三維電晶體及平面型電晶體的塊體配置可能需要大幅調適工藝，例如在閘極圖樣化工藝、間隔體蝕刻工藝及其類似者。
鑒於上述情形，本揭示內容有關於數種半導體器件及形成該半導體器件的方法，其中，提供數種三維電晶體配置，同時避免或至少減少以上所述問題中之一或更多的影響。
一般而言，本揭示內容提供數種基於矽塊體基底可形成三維電晶體(例如，雙閘極或三閘極電晶體在其中的半導體器件及製造技術，其中，以對於閘極可自動對準的方式提供多個半導體鰭片，亦即，基於閘極圖樣化工藝可調整半導體鰭片的長度，從而可提供連接至該多個自動對準半導體鰭片的連續漏極及源極區。在揭示在本文的說明性方面中，基於適當的掩模材料及閘極開孔，根據鑲嵌工藝技術(inlaid process technique)，可提供該閘極結構，亦即，至少該閘極材料及該閘極介電材料，通過該閘極開孔可形成三維電晶體的自動對準半導體鰭片，同時在相同的工藝順序期間，通過適當地掩模該半導體材料可形成平面型電晶體元件。結果，基於揭示在本文的原理，如有必要，利用在平面型電晶體配置領域基本上公認有效的工藝技術，可一起形成以下會被稱作FinFET的雙閘極或三閘極電晶體可與平面型電晶體，藉此可提供極為有效的整體製造流程。
揭示在本文的說明性方法包含下列步驟：在半導體器件的半導體層上方形成第一掩模層，其中，該掩模層包含定義閘極的橫向尺寸及位置的閘極開孔。此外，該方法包含下列步驟：在該閘極開孔中形成第二掩模層，其中，該第二掩模層包含定義待形成在該半導體層中的多個鰭片的橫向尺寸及位置的多個掩模特徵。另外，該方法包含下列步驟：利用該第一及第二掩模層執行蝕刻工藝以便在該半導體層的部分中形成該鰭片。該方法進一步包含下列步驟：在去除該第二掩模層後，在該閘極開孔中形成閘極結構，其中，該閘極結構包含該閘極且連接至該多個鰭片。
揭示在本文的另一說明性方法有關於形成半導體器件。該方法包含下列步驟：在形成在半導體層上方的第一掩模層中形成第一閘極開孔與第二閘極開孔，其中，該第一及第二閘極開孔各自定義第一閘極結構與第二閘極結構的橫向位置及尺寸。該方法進一步包含下列步驟：通過該第一閘極開孔來形成多個鰭片在該半導體層中，同時掩模該第二閘極開孔。另外，該方法包含下列步驟：在該第一閘極開孔中形成第一閘極結構，其中，該第一閘極結構與該多個鰭片接觸。此外，該方法包含下列步驟：在該第二閘極開孔中形成第二閘極結構，以及在該半導體層中形成與該第一及第二閘極結構相鄰的漏極及源極區。
揭示在本文的說明性半導體器件包含隔離結構，其形成在半導體層中以及橫向界定有長度尺寸與寬度尺寸的半導體區。該半導體器件進一步包含形成在該半導體區之中的漏極區與源極區。此外，有多個半導體鰭片形成在該半導體區中以及在該漏極區與該源極區之間延伸。該半導體器件進一步包含形成在該半導體鰭片上方以及沿著該寬度尺寸及在該隔離結構的部分上方延伸的閘極結構。此外，該半導體器件包含形成在該閘極結構下方及該多個鰭片之間的介電材料，其中，該介電材料延伸至小於該隔離結構的高度水平的高度水平。
儘管用如以下詳細說明及附圖所圖解說明的具體實施例來描述本揭示內容，然而應瞭解，以下詳細說明及附圖並不希望揭示在本文的專利標的受限於所揭示的特定示範具體實施例，而是所描述的具體實施例只是用來舉例說明本揭示內容的各種方面，本發明的範疇由隨附的申請專利範圍定義。
一般而言，本揭示內容提供基於塊體配置可有效地形成三維電晶體(可能與平面型電晶體結合)在其中同時可提供自動對準半導體鰭片而有連續漏極及源極區以便所得三維電晶體可得到優越導電率的半導體元件及製造技術。基於一種加工流程可得到有自動對準性的半導體鰭片，其中，基於有適當閘極開孔用以定義閘極的橫向尺寸及位置的掩模層可提供該閘極結構(亦即，閘極介電材料與電極材料或占位材料(place holder material))的部分。基於該閘極開孔，可在用在三維電晶體的閘極開孔內形成該半導體鰭片，同時基於該半導體材料可形成任何平面型電晶體而不需通過相應的閘極開孔來圖樣化。此外，提供適當溝槽隔離結構可獨立形成用在隔離閘極開孔內的半導體鰭片的介電材料，從而能夠有效地微調半導體鰭片的電子特性，例如通過調整該半導體鰭片的有效高度，從而使得在調整電晶體特性方面有高度彈性而不影響，例如，任何平面型電晶體。此外，由於可在共用工藝順序中形成三維電晶體及平面型電晶體的閘極結構，也可基於可用在三維架構及平面型電晶體架構的工藝及材料做進一步的加工，藉此公認有效的機構，例如應變誘發機構、增高漏極及源極區、凹入漏極及源極區、高介電係數金屬閘極結構及其類似物，可有效地應用在這兩種電晶體架構。
此時，參考第2a圖至第3d圖，進一步詳細地描述其他的示範具體實施例，其中，也參考第2圖，其說明塊體架構的自動對準三維電晶體的基本配置。此外，如果適當的話，可參考第1a圖至第1d圖。
第2圖的透視圖示意說明包含基底201的半導體器件200，可理解該基底201為已有結晶半導體材料形成在其上的任何適當載體材料，例如矽材料，其厚度大於待形成在基底201中及上方的電晶體的任何阱區(well region)的深度。因此，應瞭解，可認為器件200處於塊體配置，即使在基底201的「深度」中可提供任何絕緣材料，只要基底201的結晶部分有足夠的厚度允許形成塊體電晶體。為了方便起見，也用參考符號201表示相應的初始半導體層，亦即，基底201的上半部。器件200可進一步包含形成在半導體層201的漏極區210d與源極區210s，其中，多個鰭片210可在長度由閘極結構220決定的漏極及源極區210d、210s之間延伸，這在說明第2a圖至第2x圖時會有進一步詳細的描述。此外，半導體層201中的主動區(active area)的尺寸可基於隔離結構(未說明)來定義，例如淺溝槽隔離(shallow trench isolation)，隨後這也會有進一步詳細的描述。另外，可在閘極結構220下方及半導體鰭片210之間加上介電材料202a，其中，介電材料202a因而可定義半導體鰭片210的電性有效高度，隨後這也會有進一步詳細的描述。基於如在說明第2a圖至第3d圖時所述的工藝技術可得到器件200的基本自動對準配置。
第2a圖的透視圖根據示範具體實施例示意說明處於早期製造階段的半導體器件200。如說明，在基底201中可形成隔離結構，例如淺溝槽隔離202，從而可橫向界定主動區(active region)或半導體區210a、或任何其他主動區，其將會形成有可能與平面型電晶體結合的三維電晶體。隔離結構202可以想要的深度延伸至基底201的較深部分，如201s所示。此外，器件200可包含由任何適當材料製成的掩模層230，例如氮化矽及其類似物，其中，可適當地選擇掩模層230的厚度以便相應至待基於掩模層230來形成的閘極結構的目標高度水平。應瞭解，掩模層230可包含兩個或更多實質個別層用以提供蝕刻終止能力、CMP(化學機械抛光)終止能力、硬掩模能力，例如用以在稍後的製造階段及其類似者中形成第二掩模材料。在所示具體實施例中，掩模層230可包含例如形式為氮化矽材料的第一子層(sub-layer)230a，其次是第二子層230b，這在後面的製造階段可提供優越蝕刻終止與CMP終止能力。例如，層230b可包含金屬物種，例如鉑，與矽材料結合可形成，例如，矽化鉑材料，這可提供高溫穩定性以及有想要的蝕刻終止及CMP終止能力。例如，層230b的厚度可在約5納米至20納米的範圍內，然而取決於層230b的整體材料特性，也可選擇任何其他的厚度值。
如第2a圖所示的器件200可基於以下的工藝來形成。利用公認有效的STI工藝，例如光刻、蝕刻技術、沈積技術、平坦化技術及其類似者，通過提供隔離結構202，可形成與任何其他主動區結合的主動區210a。亦即，在形成適當的溝槽及填入適當的介電材料之後，可去除任何過剩材料與犧牲材料層，例如硬掩模材料及其類似物，這可用公認有效的CMP工藝來完成。結果，主動區201a及隔離結構202的半導體材料可延伸至實質相同的高度水平。在形成隔離結構202之前或之後，根據公認有效的掩模方案(masking regime)及植入技術，主動區201a可加入任何摻雜物物種。此外，基底材料201s可加入任何阱區隔離植入物以便使主動區201a與較深的區域(亦即，材料201s)垂直隔離。之後，利用公認有效的CVD(化學氣相沈積)技術，例如通過沈積子層230a，可形成掩模層230，用以形成適當的材料，例如氮化矽，其中，如先前所述，在層230a的沈積之前，可提供附加掩模層(未顯示)，例如形式為二氧化矽材料。接下來，如有必要，可形成視需要的終止層230b，例如通過沈積矽材料以及形成鉑材料於其上，其中，基於熱處理可啟動化學反應以便形成矽化鉑材料，這可基於公認有效的矽化技術來實現。應瞭解，層230b可使用任何其他材料組合物，只要可實現想要的蝕刻終止及CMP終止能力。在其他的情形下，可認為層230a的終止能力適用在進一步的加工。
第2b圖示意說明沿著第2a圖的截面IIb繪出的器件200橫截面圖。在顯示的製造階段中，在掩模層230上方可提供蝕刻掩模232，在此可提供額外的材料，例如光學平坦化層231a與ARC(抗反射塗層)層231b用以圖樣化掩模層231c。此外，另一主動區201b基於淺溝槽隔離202可形成在半導體層201中，以及可為，例如，與主動區201a有反向摻雜的主動區，藉此在主動區201a、201b中及上方可形成互補的電晶體。
基於公認有效的工藝技術可形成如第2b圖所示的器件200用以施加材料201a、201b及形成阻劑掩模(resist mask)232。應瞭解，通常可建立任何工藝處方用來在材料系統(例如，半導體材料)、金屬化系統、接觸水平及其類似物中提供有橫向尺寸的溝槽，例如形式為隔離溝槽。在層231a、231b的圖樣化後，例如基於等離子輔助蝕刻處方或濕式化學處方，接著基於CH3F化學的各向異性蝕刻工藝(anisotropic etch process)，可打開視需要的終止層230b，其中，對於二氧化矽及矽材料有選擇性地可有效每刻氮化矽。
第2c圖示意說明在上述蝕刻工藝後及去除任何犧牲材料(sacrificial material)(例如，阻劑掩模232與材料231a、231b(參考第2b圖)之後的半導體器件200。因此，可形成閘極開孔230g在主動區201a、201b上方及淺溝槽隔離202的相應部分上方。在所示具體實施例中，可假設，閘極開孔230t可暴露主動區201a、201b的表面部分，除了任何污染物或氧化物殘留物及其類似物以外。在其他的示範具體實施例(未顯示)中，用在形成閘極開孔230g的蝕刻工藝可在附加蝕刻終止層或掩模層(例如，若需要可加於掩模層230內的二氧化矽材料)終止。在進一步的加工期間可使用相應的附加掩模層或去除以便暴露主動區201a、201b。
第2d圖的透視圖示意說明處於如第1c圖所示的製造階段的器件200。為了方便起見，將閘極開孔230g說明成可延伸越過主動區201a以便簡化圖解說明。不過，應瞭解，如第2d圖所示，在相鄰主動區需要直接連接的相應閘極結構時，閘極開孔230g也可延伸越過後續主動區。
結果，基於閘極開孔230g，可圖樣化主動區201a的半導體層201以便形成多個自動對準半導體鰭片於其中，同時在其他的閘極開孔中，在要形成平面型電晶體配置在相應半導體區中及上方時，可避免相應地圖樣化該主動區。
第2e圖的透視圖根據一些示範具體實施例示意說明處於更進一步製造階段的器件200。如說明，在掩模層230上方與閘極開孔230g內可形成另一掩模層233，例如形式為二氧化矽材料，其中，可提供多個例如形式為直線的掩模特徵233a，彼等可實質定義對於閘極開孔230g將會以自動對準方式形成在主動區201a的半導體鰭片的橫向位置及尺寸。在其他的示範具體實施例中，如前述，可以掩模230(例如，形式為二氧化矽層)的子層的形式提供另一掩模層233，它在形成閘極開孔230g後即可用來作為蝕刻終止材料，而且隨後可圖樣化以便在閘極開孔230g內形成掩模特徵233a。
第2f圖示意說明器件200的部分，其包含基於閘極開孔230g可提供平面型電晶體於其中及上方的主動區201c。結果，就此情形而言，在閘極開孔231g內沒有任何掩模特徵下，可提供掩模層233，從而在後續工藝期間可避免圖樣化主動區201c。
第2g圖為沿著如第2a圖所示的截面IIb繪出的橫截面圖，其示意說明在圖樣化另一掩模層233之前的製造階段。如說明，可提供光學平坦化層234與RAC層235以便形成阻劑掩模236，它可用來圖樣化掩模層233。
基於以下工藝可形成如第2g圖所示的器件200。基於適當沈積技術，例如二氧化矽材料的CVD，可在掩模層230上方形成掩模層233，然而在其他具體實施例中，可提供層233作為掩模層230的部分，從而在圖樣化掩模層230的層230b、230a後即可在閘極開孔230g內暴露。之後，基於公認有效的工藝技術可提供犧牲材料234及235，接著塗布及圖樣化阻劑材料以便得到阻劑掩模236。應瞭解，例如在基於雙鑲嵌(dual damascene)工藝策略來形成複雜金屬化系統時，可能經常應用在溝槽底部形成開孔的步驟。結果，可使用任何此類公認有效的工藝處方及適當地加以修改以便圖樣化在閘極開孔230g底部的掩模層233。結果，在應用公認有效的工藝策略後，可圖樣化掩模層233，從而暴露主動區201a、201b中的相應區，它們可為在半導體鰭片之間的個別「空間」。例如，可將相應空間視為「通孔(via)」的工藝順序可相應至在複雜金屬化系統中常用來金屬線路及通孔通孔的先溝槽後通孔通孔法(trench first-via last approach)。
第2h圖示意說明處於更進一步製造階段的半導體器件100。如說明，基於有掩模區233a的掩模層233，可執行適當的蝕刻工藝，例如基於以溴化氫(hydrogen bromide)為基礎的蝕刻處方，以便形成橫向尺寸及位置可用掩模特徵233a定義的相應鰭片210。半導體鰭片210的高度可取決於時控蝕刻工藝(time controlled etch process)，然而在其他的情形下，例如基於離子植入及其類似者，主動區201a、201b可加入適當的物種。植入物種可用作適當的蝕刻控制或蝕刻終止材料。應瞭解，建立適當的蝕刻處方可基於蝕刻技術，這也常用在精密的平面型電晶體配置，例如通過在平面型電晶體的主動區中形成空腔以便加入應變誘發半導體材料，如隨後在說明時會進一步詳細地加以描述的。
第2i圖示意說明在上述工藝順序之後及去除掩模層233或至少彼的暴露部分，亦即，有掩模特徵233a者(參考第2h圖)之後的器件200。如說明，該鰭片210在主動區201a內，以及也在需要三維電晶體配置的任何其他主動區內，以自動對準方式形成，其中，鰭片210的長度取決於閘極開孔230g的寬度。此外，在半導體鰭片210之間提供相應的空間或「通孔」，其根據器件要求可延伸進入主動區201a的深度。
第2j圖示意說明的器件200有閘極開孔230g形成在主動區201c(由於可能不圖樣化在器件200的此區的掩模233(參考第2h圖)而無圖樣)上方，從而可提供平面型配置給主動區201c用以在器件200的進一步加工期間形成平面型電晶體。
第2k圖示意說明處於更進一步製造階段的器件200。如圖所示，在閘極開孔230g中可形成介電材料206，例如氧化物材料及其類似物，以便可靠地填滿形成在半導體鰭片210之間的空間或通孔(參考第2i圖)。
第21圖示意說明在閘極開孔230g內可連續地提供介電材料206在其中的器件200，如先前所述，閘極開孔230g不包含任何半導體鰭片。
第2m圖的橫截面圖示意說明處於可形成介電材料206以便填滿閘極開孔230g的製造階段的器件200，這可基於可提供想要間隙填充能力的任何適當沈積技術來完成。例如，用基於有優越填充特性的CVD技術可提供二氧化矽材料，例如基於TEOS(四乙基鄰矽酸鹽)者，從而可實質避免任何與不當沈積有關的不規則性，例如空穴及其類似物。在介電材料206的沈積後，可產生由閘極開孔230g造成的某一表面地形，藉此可提供有一定程度的過剩材料206a以便使得有效的平坦化工藝能夠得到介電材料206的平坦表面。為此目的，可應用CMP工藝，其中可利用公認有效的處方來去除二氧化矽材料，例如對於氮化矽有選擇性地，同時在所示具體實施例中，視需要的層230b可提供優越的CMP終止能力。結果，利用作為有效終止材料的掩模材料230，基於經建立的CMP技術，以高度均勻及可有效控制的方式，可去除過剩部分(excess portion)206a。由於相應工藝有高度選擇性，對於整個器件200，可提供有高度均勻高度水平的介電材料206，從而可產生高度均勻的電晶體特性，因為介電材料206在後續蝕刻工藝可用來調整半導體鰭片210的有效高度。
第2n圖示意說明處於更進一步製造階段的半導體器件200。如說明，例如基於稀釋氫氟酸(diluted hydrofluoric acid)或原子層蝕刻工藝處方，可去除材料206的另一過剩部分206b，從而可以高度受控方式及高度均勻地去除過剩部分206b。結果，在相應的可有效控制蝕刻工藝期間，可調整介電材料206的想要高度水平，從而也可暴露半導體鰭片210的定義明確部分。亦即，因為基於極均勻地提供的掩模材料230可定義介電材料206(參考第2m圖)的初始高度水平，在去除過剩部分206a期間實質上不會引進顯著的工藝不均勻性，在去除部分206b後，也可高度精確及均勻地調整材料206的最終高度水平。此外，由於基於公認有效的均勻蝕刻技術也可圖樣化半導體鰭片210，通常這也可用來圖樣化精密的閘極結構，也可讓半導體鰭片210的高度水平有低度的可變性，藉此可以優越的控制及均勻度來實現半導體鰭片210的電性有效高度。
應瞭解，過剩部分206b的去除也可能影響淺溝槽隔離202的暴露部分，其中，通常通過例如提供適當蝕刻終止材料，例如氮化矽材料可減少結構202的暴露部分的相應材料去除，然而在其他的情形下，在形成隔離結構202後，可執行相應的處理以便加入物種及其類似物，從而與介電材料206相比，可降低蝕刻速率。另一方面，淺溝槽隔離202在閘極開孔230g外的高度水平可大於材料206的高度水平而且可實質相應至半導體鰭片210的高度水平。結果，基於材料206可得到半導體鰭片210之間的隔離以及調整鰭片210的電性有效高度，而不受限於淺溝槽隔離202的深度。
此外，在使用稀釋氫氟酸化學來去除過剩部分206b時，也可去除視需要的CMP終止層，例如在以矽化鉑材料的形式提供時，同時可保留其餘的掩模層230，例如在以氮化矽材料的形式提供時。
第2o圖的透視圖示意說明在上述工藝順序之後的器件200。如說明，介電材料206可提供在半導體鰭片210之間以及根據器件要求可暴露鰭片210的想要上半部。
第2p圖示意說明與主動區201c有關的器件200，其中，完全去除閘極開孔230g內的介電材料206(參考第2o圖)，然而相應蝕刻工藝(例如，基於稀釋氫氟酸執行的)的高度選擇性可能實質不影響主動區201c中被閘極開孔230g暴露的部分。結果，基於形成在主動區201c上方的閘極開孔230g可有效地形成平面型電晶體。
第2q圖的透視圖示意說明處於更進一步製造階段的器件200。如說明，在掩模層230的閘極開孔中可形成部分閘極結構220，亦即，閘極介電材料224與結合介電頂蓋材料(dielectric cap material)223的電極材料221，從而可圍封及接觸形成在閘極開孔中的半導體鰭片(未顯示)。如說明，在與介電材料206相鄰的主動區201a的兩個側壁區上也可形成閘極介電材料224。
第2r圖示意說明與平面型電晶體配置有關的器件200。因此，閘極結構220可包含閘極介電材料224，其以平面型配置形成在主動區201c的暴露部分上，亦即，在閘極開孔230的底部。應瞭解，基於精密氧化技術及額外的表面處理可提供閘極介電材料224以便在主動區及半導體鰭片的暴露表面區上提供介電材料224，如第2q圖及第2r圖所示。在其他的情形下，可應用精密的沈積技術，若是如此，在閘極開孔230內的暴露表面區上以及在閘極開孔230g外的掩模層230上方也可形成介電材料224。
第2s圖的橫截面圖示意說明處於如第2q圖及第2r圖所示的製造階段的器件200。如說明，在半導體鰭片210的任何暴露表面區上，例如側壁區的暴露部分上以及在半導體鰭片210的頂面上，可形成閘極介電材料224，從而可提供三閘極配置。此外，基於公認有效的沈積技術可沈積例如形式為多晶矽材料的電極材料221。之後，例如通過CMP可去除任何過剩材料，以及如果硬掩模材料，例如頂蓋層(cap layer)223，需要進一步加工，可氧化材料221。
第2t圖示意說明處於更進一步製造階段的半導體器件200，其中，例如基於熱磷酸及其類似物可去除掩模材料230(參考第2s圖)。在此蝕刻工藝期間，如果認為材料221的選擇性不足以去除掩模材料230，可用頂蓋層223保留電極材料221的完整。
第2u圖及第2v圖的透視圖示意說明相應至如第2t圖所示的製造階段的半導體器件200。如說明，在半導體鰭片(未顯示)上方及主動區201a中的介電材料206上方可形成閘極結構220，然而對於平面型電晶體配置，閘極結構220可具有適當的配置，如提供在主動區201c上方的。
基於如第2u圖及第2v圖所示的器件配置，基於任何適當「平面」工藝策略可繼續進一步的加工用以形成三維電晶體及平面型電晶體而沒有任何額外的工藝複雜度。例如，基於公認有效的間隔體技術可形成用在閘極結構220的任何間隔體結構，而且利用公認有效的植入及掩模方案也可進行漏極及源極摻雜物種的加入。此外，利用公認有效的工藝策略，例如嵌入應變誘發半導體材料、將在基本電晶體配置完成後提供的帶有高應力介電覆蓋層(highly stressed dielectric overlayer)及其類似者，三維電晶體配置及/或平面型電晶體配置可導入附加機構。此外，如隨後會進一步詳細地描述的，例如基於取代閘極法及其類似者，可實作包含高介電常數介電材料及含金屬電極材料的精密閘極結構。同樣，可使用任何想要的電晶體架構，例如增高漏極及源極區，例如通過提供外延生長材料在漏極及源極區中，凹入電晶體配置，例如通過去除漏極及源極區中的想要部分及其類似物。
第2w圖的透視圖示意說明處於更進一步製造階段的半導體器件200。如說明，可提供三維電晶體或FinFET 250a在主動區201a中及上方而且可包含具有如前述的配置的閘極結構220。此外，在主動區201a內可形成與閘極結構橫向相鄰而且也與介電材料206相鄰的漏極及源極區210d、210s。此外，如圖所示，可在主動區210a內提供嵌入半導體材料251，例如矽/鍺材料、矽/碳材料及其類似物，其中，若需要，取決於整體的器件要求，例如基於應變誘發半導體材料及其類似物，也可提供增高漏極及源極配置，如參考符號252所示。此外，閘極結構220可包含經適當設計的間隔體結構222，它可包含兩個或更多個別間隔體元件，可與蝕刻終止材料及其類似物結合。應瞭解，取決於整體工藝與器件要求，頂蓋材料223仍可存在或在早期製造階段予以去除。例如，頂蓋材料223可用來作為用以提供嵌入半導體材料251的有效掩模材料以便保留與專屬側壁間隔體結構(未顯示)結合的閘極結構220(亦即，電極材料與閘極介電材料)的完整性。
第2x圖示意說明有基於閘極結構220形成在主動區201c中及上方的平面型電晶體250c的器件200，基本上它的配置可與電晶體250a(參考第2w圖)的閘極結構220相同，除了與半導體鰭片及介電材料206接觸的埋藏部分(參考第2w圖)以外。如果考慮相同的導電型，電晶體250c可包含可實質相應至第2w圖電晶體250a的漏極及源極區210d、210s的漏極及源極區253d、253c。例如，電晶體250a與電晶體250c可提供相同的摻雜物種及分佈，如果遵從目標電晶體特性的話。不過，應瞭解，即使該電晶體需要不同的摻質分佈，基於公認有效的「平面」植入及掩模技術可得到相應的摻質分佈。此外，電晶體250c也可包含嵌入半導體材料，如有必要的話，以及例如就增高漏極及源極區、凹入漏極及源極區及其類似物而言，可具有任何適當的電晶體架構。結果，基於與可製造第2w圖三維電晶體250a的相同工藝順序，在電晶體250c中可提供平面型通道區254。
基於任何適當的工藝策略，可形成如第2w圖及第2x圖所示的電晶體250a、250c。例如，應用用以形成漏極及源極區的延伸區的植入技術，提供暈圈區域(halo region)，亦即，反向摻雜區(counter doped region)，形成嵌入材料(例如，矽/鍺、矽/碳及其類似物)，應用在某些電晶體中應力記憶技術(stress memorization technique)，例如通過在存在剛性掩模材料及其類似物的情形下使主動區的非晶部分再結晶。同樣，可執行適當的退火工藝，以及如有必要，可提供金屬矽化物於漏極及源極區與閘極結構中。在其他的情形下，可應用精密的取代閘極法，如隨後會進一步詳細地描述的。
在完成如第2w圖及第2x圖所示的基本電晶體配置後，可繼續加工的步驟如下：形成接觸水平，亦即，通過沈積一或更多介電材料用以圍封及鈍化閘極結構220以及形成適當的接觸元件在其中以便適當地連接至待形成在該接觸水平上方的金屬化系統。基於公認有效的工藝策略，也可繼續進一步的加工，其中特別是，根據任何想要技術來形成接觸元件可提供有優越導電率的三維電晶體250a，因為根據公認有效的工藝及材料可連接相應的漏極及源極區。
以下參考第3a圖至第3d圖來解釋上述加工流程的其他變體。
第3a圖的透視圖示意說明包含形成在基底301s的結晶材料上方的主動區301a的半導體器件300，基底301s可包含用半導體鰭片310連接的漏極區310d與源極區310s，如先前在說明半導體器件200時所述，半導體鰭片310對於閘極結構320皆呈自動對準。閘極結構320可包含例如形式為間隔體元件325的適當介電封裝(dielectric encapsulation)，與頂蓋材料(例如，頂蓋材料223)，如先前在說明第2q圖時所述。基於如先前在說明器件200時所述的製造技術，可形成如第3a圖所示的器件300。亦即，基於設在掩模材料中的閘極開孔可形成無間隔體結構325及半導體鰭片310的閘極結構320，接著在去除掩模材料後，基於公認有效的間隔體技術可提供間隔體結構325。在此製造階段中，在與閘極結構320橫向相鄰的主動區301a中可提供多個空腔327以便實作，例如，應變誘發機構。為此目的，如先前在說明半導體器件200時所述，可應用任何適當的蝕刻策略，例如基於溴化氫蝕刻化學，同時可用適當的材料掩模其他的主動區，例如可形成閘極結構320的間隔體結構325的間隔體材料。
第3b圖的透視圖示意說明在形成空腔307之後的器件300。如說明，空腔307可包含連接至主動區310a中在相應空腔蝕刻工藝期間被間隔體結構325覆蓋的部分的側壁表面301f。結果，在後續的選擇性外延生長工藝期間，應變誘發半導體材料可形成在空腔307中以及可與整個側壁表面301f直接接觸。因此，經由側壁表面301f可實現半導體鰭片310的應變誘發半導體材料的有效機械耦合，藉此可提供極有效率的應變誘發機構。特別是，可選擇空腔307的深度從而側壁表面310f的大小以便得到想要高應變轉移效率(strain transfer efficiency)，這可取決於側壁表面301f的大小及形狀。
因此，在提供有任何想要大小及形狀的空腔307後，使用公認有效的工藝策略可沈積想要的半導體材料。因此，通過選擇結構325的適當間隔體寬度以及選擇空腔307的大小及形狀，可適當地微調三維電晶體的性能特性同時相同的工藝參數也可有效地使用在平面型電晶體器件。
第3c圖的橫截面圖示意說明用在閘極結構320c、320d的平面型電晶體配置的器件300。如說明，閘極結構320c可代表包含帶應變(strained)源極及漏極區353的n型通道電晶體的電極結構，從而也可在電晶體通道中誘發想要的應變。形成帶應變漏極及源極區353可基於應力記憶技術，可理解它為能非晶化(amorphize)漏極及源極區中的材料的技術，例如通過植入漏極及源極摻雜物種，以及在存在剛性覆蓋層(例如，間隔體層，隨後它可圖樣化於適當間隔體元件內)的情形下，可執行非晶半導體部分的再成長，同時在重新結晶的漏極及源極區中還是保留很大一部分的應變狀態(strain state)。因此，相應的製造技術也可立即應用在三維電晶體配置，如第3a圖所示，不過，可能不需要任何相應的空腔。
同樣，閘極結構320d可代表已加入應變誘發半導體合金的p型通道電晶體的閘極結構，可基於如以上在說明第3a圖及第3b圖時所述的工藝技術來提供應變誘發半導體合金，例如，矽/鍺合金354。亦即，如第3c圖所示的材料354可形成在說明的平面型電晶體中以及可同時形成在三維電晶體中，如以上所解釋的，其中，對於三維配置與平面型電晶體配置，可適當地調整相應空腔(例如，顯示在第3a圖及第3b圖的空腔307)的大小及形狀以便得到想要的應變。此外，第3c圖中的接觸水平340可包含一或更多介電材料以便橫向圍封閘極結構320c、320d以及三維電晶體配置的任何其他閘極結構，如先前在說明半導體器件200時所解釋的。例如，接觸水平340可包含帶有高應力介電材料341c，它可提供適當的應變分量給n型通道電晶體，同時帶有高應力材料341d可提供已基於材料354來提供的應變誘發機構的額外增強。此外，可提供另一介電材料342，例如二氧化矽材料。基於任何公認有效的工藝技術，可形成接觸水平340，其中如前述，在三維電晶體配置中也可實現有效的應變誘發效果。
此外，在一些示範具體實施例中，增強閘極結構320c、320d的性能可通過提供優越的材料或材料系統在其中，例如形式為高介電常數介電材料、含金屬電極材料、高度導電閘極金屬及其類似物。為此目的，至少可去除多晶矽材料以便形成相應的開孔320o，隨後它可重新填入任何適當的材料。在一些示範具體實施例中，可提供應變誘發含金屬材料，例如形式為氮化鈦(titanium nitride)、鎢及其類似物。基於該材料，可實現高附加應變分量，從而可更加增強相應電晶體器件的整體性能。例如，氮化鈦可提供達8 Gpa以上的高壓縮應力(compressive stress)，而鎢可提供達1.5 Gpa以上的高拉伸應力(tensile stress)。因此，可各自選擇性地提供相應材料層325c、325d給閘極結構320c、320d。為此目的，可應用任何公認有效的工藝技術。之後，可形成任何其他的材料以便得到想要的工作功能(work function)，從而閾值電壓與高導電率。
第3d圖的透視圖針對三維電晶體配置示意說明處於相應至顯示在第3c圖的階段的製造階段的半導體器件300。如說明，結合介電材料306，可以自動對準方式在主動區301a內提供相應的半導體鰭片310，這可基於工藝技術來實現，如前述。此外，在閘極結構內可提供開孔320o，該閘極結構實質上用間隔體結構322表示，可能與可形成在主動區301a及半導體鰭片310的任何暴露表面區上的閘極介電材料結合。在其他的情形下，可去除相應的介電材料以及換成任何其他適當的介電材料，例如高介電常數介電材料及其類似物。開孔320o可與如第3c圖所示用在平面型電晶體配置的開孔320o一起形成，因為通常用在形成開孔320a的蝕刻化學對於介電材料(例如，二氧化矽及其類似物，可供用作閘極介電材料)有高度選擇性，從而在形成開孔320o後可有效地保留半導體鰭片310的完整性。結果，通過沈積任何適當材料，例如帶有高應力含金屬電極材料及其類似者，可繼續進一步的加工，如以上在說明第3c圖時所解釋的。
結果，可應用很有效的應變誘發機構、取代閘極法及其類似者在三維自動對準電晶體配置，如上述。
結果，本揭示內容提供數種可能結合平面型電晶體的三維電晶體配置，其中，利用已形成在閘極開孔上的掩模材料以自動對準方式基於塊體配置可提供三維電晶體的半導體鰭片，該閘極開孔定義該閘極結構的橫向尺寸及位置。在選擇性地形成半導體鰭片在該閘極開孔內的主動區中的一些中後以及在提供適當的介電材料用在定義該半導體鰭片的有效高度後，基於「平面」工藝技術可繼續進一步的加工，從而使得實施高度有效的應變誘發機構與其它的精密方法，例如取代閘極法及其類似者，成為有可能。
所屬領域的技術人員基於此說明可明白本揭示內容的其他修改及變體。因此，此說明應只被視為僅供圖解說明用而且目的是用來教導所屬領域的技術人員實施本文提供的教導的一般方式。應瞭解，應將顯示及描述在本文的專利標的在形式視為目前為較佳的具體實施例。
100、200、300．．．半導體器件
101、201、301s．．．基底
102．．．埋藏絕緣層
102a、202a、206、341c、342．．．介電材料
104．．．寄生電容
105．．．電阻
106．．．阱區隔離植入
110、210、310．．．鰭片
110c、254．．．通道區
110d、210d、253d、310d．．．漏極區
110h．．．高度
110s、210s、253c、310s．．．源極區
110w．．．寬度
120、220、320、320c、320d．．．閘極結構
121、221．．．電極材料
122、222、322、325．．．間隔體結構
150、250．．．FinFET電晶體
201a、201b、201c、301a．．．主動區
201s．．．基底材料
202．．．淺溝槽隔離
206a、206b．．．過剩材料
223．．．介電頂蓋材料
224．．．閘極介電材料
230、231c、233．．．掩模層
230a．．．沈積子層
230b．．．終止層
230g、230t．．．閘極開孔
231a、234．．．光學平坦化層
231b、235．．．抗反射塗層
232、236．．．阻劑掩模
233a．．．掩模特徵
250a、250c．．．電晶體
251．．．半導體材料
252、353．．．源極及漏極區
301f．．．側壁表面
307、327．．．空腔
320o．．．開孔
325c、325d．．．材料層
340．．．接觸水平
341d、354．．．材料
本揭示內容的其他具體實施例皆定義在隨附權利要求中，在閱讀以下詳細說明時參考附圖可更加明白該具體實施例。
第1a圖至第1d圖根據處於SOI及塊體配置的習知電晶體架構示意說明FinFET電晶體的透視圖；
第2圖的透視圖示意說明包含基於以包含多個自動對準半導體鰭片的塊體配置形成的FinFET電晶體的半導體器件；
第2a圖的透視圖根據示範具體實施例示意說明在用在形成三維電晶體的早期製造階段期間的半導體器件；
第2b圖及第2c圖根據示範具體實施例示意說明第2a圖的截面IIb在更進一步製造階段用以在閘極開孔內形成多個自動對準半導體鰭片時的橫截面圖；
第2d圖至第2f圖的透視圖根據示範具體實施例示意說明在不同製造階段的半導體器件；
第2g圖及第2h圖根據示範具體實施例示意說明第2a圖的截面IIb處於更進一步製造階段的橫截面圖；
第2i圖至第2l圖的透視圖根據示範具體實施例示意說明處於更進一步製造階段的半導體器件；
第2m圖及第2n圖根據示範具體實施例示意說明第2a圖的截面IIb的橫截面圖；
第2o圖至第2r圖的透視圖根據示範具體實施例示意說明處於更進一步製造階段的半導體器件；
第2s圖及第2t圖示意說明第2a圖的直線IIb在不同製造階段的橫截面圖；
第2u圖至第2x圖的透視圖根據示範具體實施例各自示意說明處於更進一步製造階段的三維電晶體與平面型電晶體；
第3a圖及第3b圖的透視圖示意說明基於上述製造技術來形成的三維電晶體，其中，根據示範具體實施例可提供嵌入應變誘發半導體材料；
第3c圖的橫截面圖根據示範具體實施例示意說明根據可應用在三維電晶體的取代閘極法(replacement gate approach)的平面型電晶體，可能包含應變誘發機構；以及
第3d圖的透視圖根據其他示範具體實施例示意說明在進一步用以應用取代閘極法的製造階段時的三維電晶體。
200．．．半導體器件
201．．．基底
201a．．．主動區
201s．．．基底材料
220．．．閘極結構
222．．．間隔體結構
250c．．．電晶體
251．．．半導體材料
252．．．源極及漏極區
253d．．．漏極區
254．．．通道區

Claims (20)

  1. 一種製造半導體的方法，包含下列步驟：在半導體器件的半導體層上方形成第一掩模層，該掩模層包含定義閘極電極的橫向尺寸及位置的閘極開孔；在該閘極開孔中形成第二掩模層，該第二掩模層包含定義待形成在該半導體層中的多個鰭片的橫向尺寸及位置的多個掩模特徵；利用該第一及第二掩模層執行蝕刻工藝，以便在該半導體層的部分中形成該鰭片；以及在去除該第二掩模層後，在該閘極開孔中形成閘極電極結構，該閘極電極結構包含該閘極電極且連接至該多個鰭片。
  2. 如申請專利範圍第1項的方法，進一步包含下列步驟：在形成該多個鰭片後，在該閘極開孔中形成介電材料，以便調整該多個鰭片的電性有效高度。
  3. 如申請專利範圍第2項的方法，其中，形成該介電材料的步驟包含下列步驟：在該第一掩模層上方及該閘極開孔內形成該介電材料以及使用該第一掩模層作為終止材料來去除該介電材料的第一過剩部分。
  4. 申請專利範圍第3項的方法，其中，去除該介電材料的第一過剩部分的步驟包含下列步驟：執行化學機械平坦化工藝以及使用該第一掩模層作為化學機械平坦化終止層。
  5. 如申請專利範圍第4項的方法，其中，形成該第一掩模層的步驟包含下列步驟：在該半導體層上方形成第一子層以及在該第一子層上形成第二子層，其中，對於該化學機械平坦化工藝，與該第一子層相比，該第二子層有經增加的終止能力。
  6. 如申請專利範圍第5項的方法，其中，該第二子層經形成為含有鉑。
  7. 如申請專利範圍第3項的方法，其中，形成該介電材料的步驟進一步包含下列步驟：通過執行蝕刻工藝來去除第二過剩部分以便暴露該多個鰭片的目標高度。
  8. 如申請專利範圍第1項的方法，進一步包含下列步驟：在去除該第一掩模層後，在該半導體層中形成與該閘極電極結構橫向相鄰的漏極及源極區。
  9. 如申請專利範圍第7項的方法，其中，形成該閘極電極結構的步驟包含下列步驟：在該介電材料上方形成電極材料與占位材料中的至少一材料以及在該電極材料上形成掩模材料。
  10. 如申請專利範圍第9項的方法，其中，形成該閘極電極結構的步驟進一步包含下列步驟：在該閘極開孔內，形成介電材料在該多個鰭片的暴露側壁區上。
  11. 如申請專利範圍第9項的方法，進一步包含下列步驟：用含金屬材料取代占位材料與閘極電極材料中的該至少一材料。
  12. 如申請專利範圍第1項的方法，進一步包含下列步驟： 在去除該第一掩模層後，在該半導體層中形成與該閘極電極結構相鄰的空腔以及用應變誘發半導體材料填滿該空腔。
  13. 如申請專利範圍第1項的方法，其中，形成該第一掩模層的步驟包含下列步驟：形成該第一掩模層以便接受暴露該半導體層的第二部分的第二閘極開孔，以及在該第二閘極開孔中形成第二閘極電極結構而不形成鰭片在該半導體層的該第二部分中。
  14. 一種形成半導體器件的方法，該方法包含下列步驟：在形成在半導體層上方的第一掩模層中形成第一閘極開孔與第二閘極開孔，該第一及第二閘極開孔各自定義第一閘極電極結構與第二閘極電極結構的橫向位置及尺寸；在掩模該第二閘極開孔時，通過該第一閘極開孔，在該半導體層中形成多個鰭片；在該第一閘極開孔中形成第一閘極電極結構，該第一閘極結構電極與該多個鰭片接觸；在該第二閘極開孔中形成第二閘極電極；以及在該半導體層中形成與該第一及第二閘極電極結構相鄰的漏極及源極區。
  15. 如申請專利範圍第14項的方法，進一步包含下列步驟：通過在該第一及第二閘極開孔中形成有預定義高度水平的介電材料，調整通過該第一閘極開孔所形成的該多個鰭片的電性有效高度。
  16. 如申請專利範圍第15項的方法，其中，形成該介電材料包含下列步驟：在該掩模層上方以及在該第一及第二閘極開孔中沈積該介電材料，執行使用該掩模層作為終止層的平坦化工藝，以及通過執行蝕刻工藝來去除該介電材料在該第一及第二閘極開孔中的過剩部分。
  17. 如申請專利範圍第14項的方法，進一步包含下列步驟：在去除該掩模層後，在該漏極及源極區中形成應變誘發半導體材料。
  18. 如申請專利範圍第17項的方法，其中，在該漏極及源極區中形成該應變誘發半導體材料的步驟包含下列步驟：執行以下工藝中的至少一工藝：外延生長工藝與應力記憶工藝。
  19. 一種半導體器件，包含：隔離結構，該隔離結構形成在半導體層中以及橫向界定半導體區，該半導體區具有長度尺寸與寬度尺寸；形成在該半導體區中的漏極區與源極區；形成在該半導體區中以及在該漏極區與該源極區之間延伸的多個半導體鰭片；形成在該半導體鰭片上方以及沿著該寬度尺寸及在該隔離結構的部分上方延伸的閘極電極結構；以及形成在該閘極電極結構下方及該多個鰭片之間的介電材料，該介電材料延伸至小於該隔離結構的高度水平的高度水平。
  20. 如申請專利範圍第19項的半導體器件，進一步包含第 二半導體區，該第二半導體區包含形成在第二閘極電極結構下方的平面型通道區，其中，該平面型通道區的頂面與形成在該半導體區中的該多個半導體鰭片的頂面具有相同的高度水平。
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