JPH04276662A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04276662A JPH04276662A JP3853191A JP3853191A JPH04276662A JP H04276662 A JPH04276662 A JP H04276662A JP 3853191 A JP3853191 A JP 3853191A JP 3853191 A JP3853191 A JP 3853191A JP H04276662 A JPH04276662 A JP H04276662A
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- semiconductor device
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に短チャネル効果の抑制，サブスレッショル
ド特性の改善に有効な構造を有する半導体装置の製造工
程の簡略化、平坦化の向上に関する。
に係り、特に短チャネル効果の抑制，サブスレッショル
ド特性の改善に有効な構造を有する半導体装置の製造工
程の簡略化、平坦化の向上に関する。
【０００２】
【従来の技術】従来、短チャネル効果の抑制，及びサブ
スレッショルド特性の改善に有効な構造として、ＸＭＯ
Ｓ構造を有するトランジスタが知られている。このＸＭ
ＯＳトランジスタは、図２に示すように、チャネル３０
の上下にゲート電極（上部ゲート電極１０及び下部ゲー
ト電極１２）を有している。このチャネル３０は、上下
のゲート電極に挟まれた構造をしており、チャネル幅を
狭くすることができる。このため、空乏層を一度に空乏
化することができ短チャネル効果の抑制及びサブスレッ
ショルド特性の改善を行うことができる。
スレッショルド特性の改善に有効な構造として、ＸＭＯ
Ｓ構造を有するトランジスタが知られている。このＸＭ
ＯＳトランジスタは、図２に示すように、チャネル３０
の上下にゲート電極（上部ゲート電極１０及び下部ゲー
ト電極１２）を有している。このチャネル３０は、上下
のゲート電極に挟まれた構造をしており、チャネル幅を
狭くすることができる。このため、空乏層を一度に空乏
化することができ短チャネル効果の抑制及びサブスレッ
ショルド特性の改善を行うことができる。
【０００３】しかしながら、前記従来例は、絶縁膜９上
にソース１５，ドレイン１４及びチャネル３０となるＳ
ｉ単結晶（ＳＯＩ；Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）を成膜することが著しく困難であり、そ
の製造が現実的でないという問題があった。
にソース１５，ドレイン１４及びチャネル３０となるＳ
ｉ単結晶（ＳＯＩ；Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）を成膜することが著しく困難であり、そ
の製造が現実的でないという問題があった。
【０００４】そこで、このような問題を解決するため、
ＩＥＤＭ８９、８３４頁、（１９８９ Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ Ｍｅｅｔｉｎｇ）に開示されているようにＤＥＬ
ＴＡ（ａ ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ Ｌｅ
ａｎ−ｃｈａｎｎｅｌ Ｔｒａｎｓｉｓｔｏｒ）構造
を有するトランジスタが知られている。このＤＥＬＴＡ
構造の模式図を図３に示す。
ＩＥＤＭ８９、８３４頁、（１９８９ Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ Ｍｅｅｔｉｎｇ）に開示されているようにＤＥＬ
ＴＡ（ａ ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ Ｌｅ
ａｎ−ｃｈａｎｎｅｌ Ｔｒａｎｓｉｓｔｏｒ）構造
を有するトランジスタが知られている。このＤＥＬＴＡ
構造の模式図を図３に示す。
【０００５】ＤＥＬＴＡ構造は図３に示すように、Ｓｉ
基板１６上にフィールド酸化膜１７を介してＳＯＩが凸
状態で形成されている。そして、前記ＳＯＩは、ソース
１５、ドレイン１４を形成しており、ゲート電極１８を
有している。このように、ソース１５，ゲート電極１８
，ドレイン１４が凸状態で形成されている。ソース１５
とドレイン１４との間に位置するチャネルは、ゲート電
極１８に両側から挟まれた構造をしている。このため、
チャネル幅を狭くすることができ、前記ＸＭＯＳ構造と
同じように、空乏層を一度に空乏化することができ短チ
ャネル効果の抑制及びサブスレッショルド特性の改善を
行うことができる。しかも、前記ＸＭＯＳ構造のように
、絶縁膜上にソース１５，ドレイン１４及びチャネル３
０となるＳＯＩを成膜する必要がないため、比較的簡単
に製造することができる。なお、２０は、ソース１５及
びドレイン１４の幅（Ｗｇ）、２１は、ソース１５及び
ドレイン１４の凸部の高さ（Ｗｔ）を示す。
基板１６上にフィールド酸化膜１７を介してＳＯＩが凸
状態で形成されている。そして、前記ＳＯＩは、ソース
１５、ドレイン１４を形成しており、ゲート電極１８を
有している。このように、ソース１５，ゲート電極１８
，ドレイン１４が凸状態で形成されている。ソース１５
とドレイン１４との間に位置するチャネルは、ゲート電
極１８に両側から挟まれた構造をしている。このため、
チャネル幅を狭くすることができ、前記ＸＭＯＳ構造と
同じように、空乏層を一度に空乏化することができ短チ
ャネル効果の抑制及びサブスレッショルド特性の改善を
行うことができる。しかも、前記ＸＭＯＳ構造のように
、絶縁膜上にソース１５，ドレイン１４及びチャネル３
０となるＳＯＩを成膜する必要がないため、比較的簡単
に製造することができる。なお、２０は、ソース１５及
びドレイン１４の幅（Ｗｇ）、２１は、ソース１５及び
ドレイン１４の凸部の高さ（Ｗｔ）を示す。
【０００６】
【発明が解決しようとする課題】しかしながら、前記Ｄ
ＥＬＴＡ構造は、空乏層を一度に空乏化するために、ト
ランジスタの幅を長くとることが必要であった。このた
め、Ｗｔを高くしなければならず、デバイス表面の平坦
化を図るのが困難であるという課題があった。また、Ｓ
ＯＩを形成する工程についても十分に簡略化されておら
ず、工程が未だ複雑であるという課題があった。
ＥＬＴＡ構造は、空乏層を一度に空乏化するために、ト
ランジスタの幅を長くとることが必要であった。このた
め、Ｗｔを高くしなければならず、デバイス表面の平坦
化を図るのが困難であるという課題があった。また、Ｓ
ＯＩを形成する工程についても十分に簡略化されておら
ず、工程が未だ複雑であるという課題があった。
【０００７】このような課題を解決するために本発明は
、短チャネル効果の抑制，サブスレッショルド特性の改
善に有効な構造を有し、かつ、デバイス表面が平坦で製
造工程が簡略化した半導体装置の製造方法を提供するこ
とを目的とするものである。
、短チャネル効果の抑制，サブスレッショルド特性の改
善に有効な構造を有し、かつ、デバイス表面が平坦で製
造工程が簡略化した半導体装置の製造方法を提供するこ
とを目的とするものである。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明は、半導体基板上に素子領域を形成する工程と
、前記素子領域を形成した半導体基板の全面に第１絶縁
膜を形成する工程と、当該素子領域を選択的にエッチン
グして複数の溝を形成する工程と、前記エッチング後前
記溝の底部に選択的にＮ型又はＰ型の不純物元素を導入
する工程と、当該半導体基板に第２絶縁膜を形成する工
程と、前記第２絶縁膜形成後当該半導体基板全面に多結
晶シリコン膜を形成する工程と、を有する半導体装置の
製造方法であることを特徴とするものである。
に本発明は、半導体基板上に素子領域を形成する工程と
、前記素子領域を形成した半導体基板の全面に第１絶縁
膜を形成する工程と、当該素子領域を選択的にエッチン
グして複数の溝を形成する工程と、前記エッチング後前
記溝の底部に選択的にＮ型又はＰ型の不純物元素を導入
する工程と、当該半導体基板に第２絶縁膜を形成する工
程と、前記第２絶縁膜形成後当該半導体基板全面に多結
晶シリコン膜を形成する工程と、を有する半導体装置の
製造方法であることを特徴とするものである。
【０００９】
【作用】この発明に係わる半導体装置の製造方法によれ
ば、半導体基板にエッチングにより選択的に複数（例え
ば、ｎ本）の溝を形成し、その間に形成された凸部（ｎ
−１本）全体をトランジスタにすることで、トランジス
タの幅（Ｗ）は、Ｗ＝（ｎ−１）×Ｗｔとなるため、前
記溝の深さ（Ｗｔ）（凸部の高さ＝溝の深さ）をＤＥＬ
ＴＡ構造のように深くしなくても、トランジスタの幅を
長くとることができる。このため、当該溝の深さ（Ｗｔ
）をＤＥＬＴＡ構造より大幅に浅くすることができるの
で、デバイス表面を平坦化することができる。
ば、半導体基板にエッチングにより選択的に複数（例え
ば、ｎ本）の溝を形成し、その間に形成された凸部（ｎ
−１本）全体をトランジスタにすることで、トランジス
タの幅（Ｗ）は、Ｗ＝（ｎ−１）×Ｗｔとなるため、前
記溝の深さ（Ｗｔ）（凸部の高さ＝溝の深さ）をＤＥＬ
ＴＡ構造のように深くしなくても、トランジスタの幅を
長くとることができる。このため、当該溝の深さ（Ｗｔ
）をＤＥＬＴＡ構造より大幅に浅くすることができるの
で、デバイス表面を平坦化することができる。
【００１０】さらに、溝部をゲート電極とすることがで
きるため、トランジスタの幅を長くとることができ、空
乏層を一度に空乏化することができる。このため、短チ
ャネル効果の抑制，サブスレッショルド特性の改善を行
うことができる。
きるため、トランジスタの幅を長くとることができ、空
乏層を一度に空乏化することができる。このため、短チ
ャネル効果の抑制，サブスレッショルド特性の改善を行
うことができる。
【００１１】また、前記溝の底部に、Ｎ型又はＰ型の不
純物元素を導入することで、しきい値電圧（Ｖｔｈ）を
高くすることができるため、実動作電圧でチャネルが形
成されることがない。このため、誤動作を起こすことが
なく、信頼性の高い半導体装置を提供することができる
。
純物元素を導入することで、しきい値電圧（Ｖｔｈ）を
高くすることができるため、実動作電圧でチャネルが形
成されることがない。このため、誤動作を起こすことが
なく、信頼性の高い半導体装置を提供することができる
。
【００１２】また、ゲート，ドレイン及びチャネルはＳ
ＯＩ構造をとらないため、製造工程を簡略化することが
できる。
ＯＩ構造をとらないため、製造工程を簡略化することが
できる。
【００１３】
【実施例】次に本発明の実施例について、図面に基づい
て説明する。図１は、本実施例に係る半導体装置の工程
断面図を示す。
て説明する。図１は、本実施例に係る半導体装置の工程
断面図を示す。
【００１４】図１（１）の工程では、Ｐ型Ｓｉ基板１に
素子分離ＳｉＯ２ 膜２を６０００Åの厚さに形成し、
素子分離して素子領域を形成する。その後、素子分離し
たＰ型Ｓｉ基板１上全面にＳｉＯ２ 膜３を形成する。 次いで、しきい値電圧（Ｖｔｈ）を調整する目的で、前
記Ｐ型Ｓｉ基板１の素子領域に不純物元素としてＢを１
０１１〜１０１２ｃｍ−２の範囲で、エネルギー１００
ＫｅＶでＳｉＯ２ 膜３を貫通してイオン注入し、Ｎ２
ガスを用いて９５０℃で６０分間アニールする。
素子分離ＳｉＯ２ 膜２を６０００Åの厚さに形成し、
素子分離して素子領域を形成する。その後、素子分離し
たＰ型Ｓｉ基板１上全面にＳｉＯ２ 膜３を形成する。 次いで、しきい値電圧（Ｖｔｈ）を調整する目的で、前
記Ｐ型Ｓｉ基板１の素子領域に不純物元素としてＢを１
０１１〜１０１２ｃｍ−２の範囲で、エネルギー１００
ＫｅＶでＳｉＯ２ 膜３を貫通してイオン注入し、Ｎ２
ガスを用いて９５０℃で６０分間アニールする。
【００１５】次に、図１（２）の工程では、図１（１）
の工程で得た基板上全面にＣＶＤ法によりＳｉＯ２ 膜
４を１０００Åの厚さに成膜する。その後、前記ＳｉＯ
２ 膜４上全面にレジスト膜５（ＯＦＰＲ８００）を１
．２μｍの厚さに塗布する。次いで、素子領域上のレジ
スト膜５の幅（マスクの幅＝凸部の幅：Ｗｇ２０）を０
．２μｍ，レジスト膜５とレジスト膜５との間隔Ｗｓ２
２を０．４μｍとし、凸部が３個できるようにパターニ
ングし、レジスト膜５をマスクとし、マスク領域以外の
ＳｉＯ２ 膜４をエッチングする。
の工程で得た基板上全面にＣＶＤ法によりＳｉＯ２ 膜
４を１０００Åの厚さに成膜する。その後、前記ＳｉＯ
２ 膜４上全面にレジスト膜５（ＯＦＰＲ８００）を１
．２μｍの厚さに塗布する。次いで、素子領域上のレジ
スト膜５の幅（マスクの幅＝凸部の幅：Ｗｇ２０）を０
．２μｍ，レジスト膜５とレジスト膜５との間隔Ｗｓ２
２を０．４μｍとし、凸部が３個できるようにパターニ
ングし、レジスト膜５をマスクとし、マスク領域以外の
ＳｉＯ２ 膜４をエッチングする。
【００１６】次に、図１（３）の工程では、図１（２）
の工程で得た基板上のマスク（レジスト膜５）を利用し
て、さらにＲＩＥにより０．５μｍの深さ（Ｗｔ２１＝
０．５μｍ）までエッチングし、溝部を形成する。その
後、前記溝の底部に不純物元素としてＢイオンを１０１
３〜１０１４ｃｍ−２の範囲で、エネルギー４０ＫｅＶ
でイオン注入する。この時、Ｂをチャネル部の濃度より
高濃度となるようにイオン注入することで、Ｖｔｈを高
くすることができる。このため、実動作電圧でチャネル
が形成されることがなく、誤動作のない半導体装置が得
られる。次いで、Ｎ２ ガスを用いて９５０℃で３０分
間アニールする。
の工程で得た基板上のマスク（レジスト膜５）を利用し
て、さらにＲＩＥにより０．５μｍの深さ（Ｗｔ２１＝
０．５μｍ）までエッチングし、溝部を形成する。その
後、前記溝の底部に不純物元素としてＢイオンを１０１
３〜１０１４ｃｍ−２の範囲で、エネルギー４０ＫｅＶ
でイオン注入する。この時、Ｂをチャネル部の濃度より
高濃度となるようにイオン注入することで、Ｖｔｈを高
くすることができる。このため、実動作電圧でチャネル
が形成されることがなく、誤動作のない半導体装置が得
られる。次いで、Ｎ２ ガスを用いて９５０℃で３０分
間アニールする。
【００１７】次に、図１（４）の工程では、図１（３）
の工程で得た基板上のレジスト膜５を除去する。次いで
、９００℃で熱酸化し、前記溝の側壁及び底にゲートＳ
ｉＯ２ ７を１００Åの厚さに形成する。
の工程で得た基板上のレジスト膜５を除去する。次いで
、９００℃で熱酸化し、前記溝の側壁及び底にゲートＳ
ｉＯ２ ７を１００Åの厚さに形成する。
【００１８】次に、図１（５）の工程では、図１（４）
の工程で得た基板上にＣＶＤ法によりゲート多結晶シリ
コン膜８を形成する。その後、必要に応じて配線等の素
子を形成し、所望の半導体装置を得ることができる。
の工程で得た基板上にＣＶＤ法によりゲート多結晶シリ
コン膜８を形成する。その後、必要に応じて配線等の素
子を形成し、所望の半導体装置を得ることができる。
【００１９】以上の工程により形成した半導体装置は、
溝の底部には高濃度不純物が存在するため、チャネルが
できない。また、凸部の上部には厚いＳｉＯ２ 膜４が
存在するため、チャネルができない。この結果、チャネ
ルを凸部側壁のみに形成することができる。このため、
ＳＯＩ構造を用いなくても短チャネル効果の抑制及びサ
ブスレッショルド特性が改善された半導体装置を得るこ
とができる。
溝の底部には高濃度不純物が存在するため、チャネルが
できない。また、凸部の上部には厚いＳｉＯ２ 膜４が
存在するため、チャネルができない。この結果、チャネ
ルを凸部側壁のみに形成することができる。このため、
ＳＯＩ構造を用いなくても短チャネル効果の抑制及びサ
ブスレッショルド特性が改善された半導体装置を得るこ
とができる。
【００２０】本実施例では、レジスト膜５の幅（凸部の
幅：Ｗｇ）を０．２μｍとしたが、０＜Ｗｇ≦０．２μ
ｍを満たす値であれば良い。また、レジスト膜５とレジ
スト膜５との間隔（Ｗｓ）を０．４μｍとしたが、Ｗｇ
＞０．２μｍを満たす値であれば良い。
幅：Ｗｇ）を０．２μｍとしたが、０＜Ｗｇ≦０．２μ
ｍを満たす値であれば良い。また、レジスト膜５とレジ
スト膜５との間隔（Ｗｓ）を０．４μｍとしたが、Ｗｇ
＞０．２μｍを満たす値であれば良い。
【００２１】そして、凸部を３個形成したが、これに限
らずＷｇ値，Ｗｓ値及び素子領域の幅により、任意に決
めて良い。また、溝の深さ（Ｗｔ）を０．５μｍとした
が、これに限らずＷｇ値，Ｗｓ値及び凸部の数により、
任意に決めて良いが、デバイスの平坦化のためには、Ｗ
ｔ値を５μｍ以下とすることが望ましい。
らずＷｇ値，Ｗｓ値及び素子領域の幅により、任意に決
めて良い。また、溝の深さ（Ｗｔ）を０．５μｍとした
が、これに限らずＷｇ値，Ｗｓ値及び凸部の数により、
任意に決めて良いが、デバイスの平坦化のためには、Ｗ
ｔ値を５μｍ以下とすることが望ましい。
【００２２】なお、本実施例では、図１（１）の工程で
、素子領域にＢを１０１１〜１０１２ｃｍ−２の範囲で
イオン注入したが、注入量はしきい値電圧の調整状態に
より任意に決めて良い。
、素子領域にＢを１０１１〜１０１２ｃｍ−２の範囲で
イオン注入したが、注入量はしきい値電圧の調整状態に
より任意に決めて良い。
【００２３】そして、図１（３）の工程では、Ｐ型Ｓｉ
基板をＲＩＥを用いてエッチングしたが、これに限らず
、異方性のエッチングであれば良い。また、溝の底部に
Ｂを１０１３〜１０１４ｃｍ−２の範囲でイオン注入し
たが、これに限らず、注入量はチャネル部に注入したイ
オンの量（濃度）より高濃度になるように任意に決めて
良い。
基板をＲＩＥを用いてエッチングしたが、これに限らず
、異方性のエッチングであれば良い。また、溝の底部に
Ｂを１０１３〜１０１４ｃｍ−２の範囲でイオン注入し
たが、これに限らず、注入量はチャネル部に注入したイ
オンの量（濃度）より高濃度になるように任意に決めて
良い。
【００２４】そして、不純物元素としてＢを用いたが、
Ａｓ，Ｐ，Ａｌ，Ｉｎ等他のＮ型又はＰ型不純物元素を
導入しても良い。また、不純物元素の導入方法として、
イオン注入を行ったが、拡散法により導入しても良い。
Ａｓ，Ｐ，Ａｌ，Ｉｎ等他のＮ型又はＰ型不純物元素を
導入しても良い。また、不純物元素の導入方法として、
イオン注入を行ったが、拡散法により導入しても良い。
【００２５】
【発明の効果】以上説明したように本発明に係わる半導
体装置の製造方法によれば、半導体基板に複数の溝を形
成し、その間に形成された凸部全体をトランジスタにす
ることで、トランジスタの幅（Ｗ）は、前記溝の深さ（
Ｗｔ）をＤＥＬＴＡ構造のように深くしなくても、長く
とることができる。このためデバイス表面を平坦化する
ことができる。
体装置の製造方法によれば、半導体基板に複数の溝を形
成し、その間に形成された凸部全体をトランジスタにす
ることで、トランジスタの幅（Ｗ）は、前記溝の深さ（
Ｗｔ）をＤＥＬＴＡ構造のように深くしなくても、長く
とることができる。このためデバイス表面を平坦化する
ことができる。
【００２６】また、トランジスタの幅を長くとることが
できるため、空乏層を一度に空乏化することができる。 この結果、短チャネル効果の抑制及びサブスレッショル
ド特性の改善を行うことができる。
できるため、空乏層を一度に空乏化することができる。 この結果、短チャネル効果の抑制及びサブスレッショル
ド特性の改善を行うことができる。
【００２７】さらに、前記溝の底部に、Ｎ型又はＰ型の
不純物元素を導入することで、しきい値電圧を高くする
ことができるため、実動作電圧でチャネルが形成される
ことがない。このため、誤動作を起こすことがなく、信
頼性の高い半導体装置を提供することができる。
不純物元素を導入することで、しきい値電圧を高くする
ことができるため、実動作電圧でチャネルが形成される
ことがない。このため、誤動作を起こすことがなく、信
頼性の高い半導体装置を提供することができる。
【００２８】また、ゲート，ドレイン及びチャネルはＳ
ＯＩ構造をとらないため、製造工程を簡略化することが
できる。
ＯＩ構造をとらないため、製造工程を簡略化することが
できる。
【図１】本実施例に係る半導体装置の製造工程断面図で
ある。
ある。
【図２】ＸＭＯＳ構造のトランジスタの断面図である。
【図３】ＤＥＬＴＡ構造のトランジスタの模式図である
。
。
１ Ｐ型Ｓｉ基板
４ ＤＶＤ−ＳｉＯ２ 膜
６ Ｂ
７ ゲートＳｉＯ２ 膜
８ ゲート多結シリコン膜
１０ 上部ゲート電極
１１ 上部ゲートＳｉＯ２ 膜
１２ 下部ゲート電極
１３ 上部ゲートＳｉＯ２ 膜
１４ ドレイン
１５ ソース
１８ ゲート電極
２０ Ｗｇ
２１ Ｗｔ
２２ Ｗｓ
３０ チャネル
Claims (1)
- 【請求項１】 半導体基板上に素子領域を形成する工
程と、前記素子領域を形成した前記半導体基板の全面に
第１絶縁膜を形成する工程と、当該素子領域を選択的に
エッチングして複数の溝を形成する工程と、前記エッチ
ング後前記溝の底部に選択的にＮ型又はＰ型の不純物元
素を導入する工程と、当該半導体基板に第２絶縁膜を形
成する工程と、前記第２絶縁膜形成後当該半導体基板全
面に多結晶シリコン膜を形成する工程と、を有すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3853191A JPH04276662A (ja) | 1991-03-05 | 1991-03-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3853191A JPH04276662A (ja) | 1991-03-05 | 1991-03-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04276662A true JPH04276662A (ja) | 1992-10-01 |
Family
ID=12527866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3853191A Pending JPH04276662A (ja) | 1991-03-05 | 1991-03-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04276662A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086795A (ja) * | 2001-09-11 | 2003-03-20 | Sharp Corp | 半導体装置およびその製造方法と集積回路と半導体システム |
| JP2003101013A (ja) * | 2001-09-26 | 2003-04-04 | Sharp Corp | 半導体装置およびその製造方法および集積回路および半導体システム |
| WO2006006438A1 (ja) * | 2004-07-12 | 2006-01-19 | Nec Corporation | 半導体装置及びその製造方法 |
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| JP2006054411A (ja) * | 2004-08-11 | 2006-02-23 | Hynix Semiconductor Inc | 半導体素子及びその製造方法 |
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-
1991
- 1991-03-05 JP JP3853191A patent/JPH04276662A/ja active Pending
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| CN102263061A (zh) * | 2010-05-31 | 2011-11-30 | 格罗方德半导体公司 | 形成在块体衬底上的自对准多栅极晶体管 |
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