JPH0661493A - 垂直ゲート電界効果トランジスタおよびその製造方法 - Google Patents
垂直ゲート電界効果トランジスタおよびその製造方法Info
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- JPH0661493A JPH0661493A JP5130536A JP13053693A JPH0661493A JP H0661493 A JPH0661493 A JP H0661493A JP 5130536 A JP5130536 A JP 5130536A JP 13053693 A JP13053693 A JP 13053693A JP H0661493 A JPH0661493 A JP H0661493A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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Abstract
(57)【要約】
【目的】 垂直ゲートと、ソース層とドレイン層との間
に挟まれた非常に薄いチャネルを有する電界効果トラン
ジスタ（ＦＥＴ）を提供する。 【構成】 ＦＥＴは、第１層（たとえばソース層）とし
て働くシリコン層１２を有するシリコン・オン・インシ
ュレータ（ＳＯＩ）基板上に形成される。低温エピタキ
シャル・プロセス（ＬＴＥプロセス）によって非常に薄
いチャネル２２（たとえば０．１μｍ）を形成し、気相
成長ポリシリコン層２８は最上層（たとえばドレイン
層）を形成する。開口３２は、３つの層を経て絶縁基板
までエッチングされ、開口の壁は酸化され、ゲート酸化
物層３３を形成する。ポリシリコンは開口３２を充てん
して堆積され、垂直ゲート３４を形成する。
に挟まれた非常に薄いチャネルを有する電界効果トラン
ジスタ（ＦＥＴ）を提供する。 【構成】 ＦＥＴは、第１層（たとえばソース層）とし
て働くシリコン層１２を有するシリコン・オン・インシ
ュレータ（ＳＯＩ）基板上に形成される。低温エピタキ
シャル・プロセス（ＬＴＥプロセス）によって非常に薄
いチャネル２２（たとえば０．１μｍ）を形成し、気相
成長ポリシリコン層２８は最上層（たとえばドレイン
層）を形成する。開口３２は、３つの層を経て絶縁基板
までエッチングされ、開口の壁は酸化され、ゲート酸化
物層３３を形成する。ポリシリコンは開口３２を充てん
して堆積され、垂直ゲート３４を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、新規な垂直ゲート電界
効果トランジスタ（ＦＥＴ）、より詳細には非常に短い
チャネル長を有する電界効果トランジスタに関する。
効果トランジスタ（ＦＥＴ）、より詳細には非常に短い
チャネル長を有する電界効果トランジスタに関する。
【０００２】
【従来の技術】現在まで、垂直ゲート形状のＦＥＴ構造
に関する多数の従来技術が提案されている。一般に、こ
れらの提案は、ゲート・チャネルを形成する拡散プロセ
スに重点が置かれている。この従来技術の代表例は、以
下の米国特許に見いだすことができ、各々２重拡散ＭＯ
Ｓデバイスに関連している。
に関する多数の従来技術が提案されている。一般に、こ
れらの提案は、ゲート・チャネルを形成する拡散プロセ
スに重点が置かれている。この従来技術の代表例は、以
下の米国特許に見いだすことができ、各々２重拡散ＭＯ
Ｓデバイスに関連している。
【０００３】従来技術の代表例は、米国特許第４，９７
０，１７３号明細書“Ｍｅｔｈｏｄｏｆ Ｍａｋｉｎｇ
Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｖｅｒｔｉｃａｌ Ｆｉ
ｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ｗｉｔ
ｈ Ｉｍｐｒｏｖｅｄ Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ
Ａｒｅａ”と、米国特許第４，９１４，０５１号明細
書“Ｍｅｔｈｏｄ ｆｏｒ Ｆｏｒｍｉｎｇ ａ Ｖｅ
ｒｔｉｃａｌ Ｐｏｗｅｒ ＤＭＯＳ Ｔｒａｎｓｉｓ
ｔｏｒ”と、米国特許第４，９８３，５３５号明細書
“Ｖｅｒｔｉｃａｌ ＤＭＯＳ Ｔｒａｎｓｉｓｔｏｒ
Ｆａｂｒｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓ”とであ
る。
０，１７３号明細書“Ｍｅｔｈｏｄｏｆ Ｍａｋｉｎｇ
Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｖｅｒｔｉｃａｌ Ｆｉ
ｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ｗｉｔ
ｈ Ｉｍｐｒｏｖｅｄ Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ
Ａｒｅａ”と、米国特許第４，９１４，０５１号明細
書“Ｍｅｔｈｏｄ ｆｏｒ Ｆｏｒｍｉｎｇ ａ Ｖｅ
ｒｔｉｃａｌ Ｐｏｗｅｒ ＤＭＯＳ Ｔｒａｎｓｉｓ
ｔｏｒ”と、米国特許第４，９８３，５３５号明細書
“Ｖｅｒｔｉｃａｌ ＤＭＯＳ Ｔｒａｎｓｉｓｔｏｒ
Ｆａｂｒｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓ”とであ
る。
【０００４】しかしながら、当業者に知られているよう
に、シリコン・エピタキシによって堆積されたデバイス
層の寸法は、基板外側でドーパントの拡散長よりも大き
な値に制限されている。典型的な高温処理条件（１００
０℃より高い）の下で、これらの寸法はミクロンのオー
ダである。
に、シリコン・エピタキシによって堆積されたデバイス
層の寸法は、基板外側でドーパントの拡散長よりも大き
な値に制限されている。典型的な高温処理条件（１００
０℃より高い）の下で、これらの寸法はミクロンのオー
ダである。
【０００５】したがって、約０．１μｍのチャネル長の
電界効果トランジスタを製造する従来技術の提案は、こ
の極端に小さな機能サイズで要求される公差を得るため
に、これまで電子ビームまたはＸ線リソグラフィのよう
な特別なプロセス工程の使用に頼ってきた。しかしなが
ら、従来技術において当業者に知られているように、電
子ビームおよびＸ線のような最新のプロセス工程を用い
ることは、集積回路の製造コストの増加と、製造プロセ
スの応答時間の増加につながる。
電界効果トランジスタを製造する従来技術の提案は、こ
の極端に小さな機能サイズで要求される公差を得るため
に、これまで電子ビームまたはＸ線リソグラフィのよう
な特別なプロセス工程の使用に頼ってきた。しかしなが
ら、従来技術において当業者に知られているように、電
子ビームおよびＸ線のような最新のプロセス工程を用い
ることは、集積回路の製造コストの増加と、製造プロセ
スの応答時間の増加につながる。
【０００６】
【発明が解決しようとする課題】本発明の目的は、既知
の最新技術、すなわちフォトリソグラフィ・プロセス工
程を用いて、約０．１μｍのゲート・チャネルを有する
デバイスを製造することができる、電界効果トランジス
タの新規な構造を提供することにある。
の最新技術、すなわちフォトリソグラフィ・プロセス工
程を用いて、約０．１μｍのゲート・チャネルを有する
デバイスを製造することができる、電界効果トランジス
タの新規な構造を提供することにある。
【０００７】本発明の他の目的は、微小エリアを占め、
寄生容量が小さく、寄生容量によってラッチアップせ
ず、α粒子および宇宙線衝突に比較的影響を受けない電
界効果トランジスタを提供することにある。
寄生容量が小さく、寄生容量によってラッチアップせ
ず、α粒子および宇宙線衝突に比較的影響を受けない電
界効果トランジスタを提供することにある。
【０００８】
【課題を解決するための手段】本発明は、垂直ゲートお
よびソース層とドレイン層とに挟まれた非常に薄いゲー
ト・チャネルを有する電界効果トランジスタ（ＦＥＴ）
の提供を意図するものである。本発明の好適な実施例に
おいて、ＦＥＴは第１層（たとえばソース層）として働
くシリコン層を有するシリコン・オン・インシュレータ
（ＳＯＩ）基板上のシリコン上に形成される。低温エピ
タキシャル（ＬＴＥ）プロセスは、非常に薄いゲート・
チャネル（たとえば０．１μｍ）を形成するために用い
られ、気相成長ポリシリコン層は最上層（たとえばドレ
イン層）を形成する。開口が、３つの層を経て絶縁基板
までエッチングされ、開口の壁は酸化され、ゲート酸化
物層を形成する。ポリシリコンは開口を充てんするよう
に堆積し、垂直ゲートを形成する。この積層垂直ゲート
構造は、０．１μｍ以下のチャネル長を有し、厳しい寸
法公差（たとえば±１０オングストローム）を有するＦ
ＥＴデバイスを与える。このＦＥＴデバイスは、通常の
フォトリソグラフィ・プロセス工程を用いて製造でき
る。ＬＴＥ層の厚さはチャネル長を決定し、チャネル幅
は垂直ゲート開口の周辺への広がりによって決定され
る。好適な薄膜シリコン・オン・インシュレータの実施
例において、寄生容量は小さく、寄生容量によるラッチ
アップはほとんど存在しない。このデバイスはまた、α
粒子および宇宙線放射によるソフトエラーの影響をほと
んど受けない。ｎＭＯＳおよびｐＭＯＳの両方の電界効
果トランジスタ・デバイスは、本発明により実現でき
る。これらのデバイスの基板は、アクセスでき、バイア
スできる。したがって、完全に空乏化されたＳＯＩデバ
イスによって引き起こされるような、フローティング・
ボディ（ｆｌｏａｔｉｎｇ ｂｏｄｙ）効果は起きな
い。これらのデバイスは、本来、チャネルの幅対長さの
比が大きく、他の従来のＦＥＴデバイスよりも性能が良
い。
よびソース層とドレイン層とに挟まれた非常に薄いゲー
ト・チャネルを有する電界効果トランジスタ（ＦＥＴ）
の提供を意図するものである。本発明の好適な実施例に
おいて、ＦＥＴは第１層（たとえばソース層）として働
くシリコン層を有するシリコン・オン・インシュレータ
（ＳＯＩ）基板上のシリコン上に形成される。低温エピ
タキシャル（ＬＴＥ）プロセスは、非常に薄いゲート・
チャネル（たとえば０．１μｍ）を形成するために用い
られ、気相成長ポリシリコン層は最上層（たとえばドレ
イン層）を形成する。開口が、３つの層を経て絶縁基板
までエッチングされ、開口の壁は酸化され、ゲート酸化
物層を形成する。ポリシリコンは開口を充てんするよう
に堆積し、垂直ゲートを形成する。この積層垂直ゲート
構造は、０．１μｍ以下のチャネル長を有し、厳しい寸
法公差（たとえば±１０オングストローム）を有するＦ
ＥＴデバイスを与える。このＦＥＴデバイスは、通常の
フォトリソグラフィ・プロセス工程を用いて製造でき
る。ＬＴＥ層の厚さはチャネル長を決定し、チャネル幅
は垂直ゲート開口の周辺への広がりによって決定され
る。好適な薄膜シリコン・オン・インシュレータの実施
例において、寄生容量は小さく、寄生容量によるラッチ
アップはほとんど存在しない。このデバイスはまた、α
粒子および宇宙線放射によるソフトエラーの影響をほと
んど受けない。ｎＭＯＳおよびｐＭＯＳの両方の電界効
果トランジスタ・デバイスは、本発明により実現でき
る。これらのデバイスの基板は、アクセスでき、バイア
スできる。したがって、完全に空乏化されたＳＯＩデバ
イスによって引き起こされるような、フローティング・
ボディ（ｆｌｏａｔｉｎｇ ｂｏｄｙ）効果は起きな
い。これらのデバイスは、本来、チャネルの幅対長さの
比が大きく、他の従来のＦＥＴデバイスよりも性能が良
い。
【０００９】
【実施例】図面を参照して本発明のＣＭＯＳデバイス、
特にｎＭＯＳ ＦＥＴの実施例について説明する。当業
者に認識されているように、ｎ型ドーパントの代わりに
ｐ型ドーパントを用いて、あるいはｐ型ドーパントの代
わりにｎ型ドーパントを用いて、本発明の教示により同
様なｐＭＯＳ ＦＥＴを製造することができる。
特にｎＭＯＳ ＦＥＴの実施例について説明する。当業
者に認識されているように、ｎ型ドーパントの代わりに
ｐ型ドーパントを用いて、あるいはｐ型ドーパントの代
わりにｎ型ドーパントを用いて、本発明の教示により同
様なｐＭＯＳ ＦＥＴを製造することができる。
【００１０】図１に示す好適な実施例において、シリコ
ン・オン・インシュレータ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉ
ｎｓｕｌａｔｏｒ）基板が用いられる。この基板は、ウ
エハ（図示せず）上に支持される酸化物基層１４上に非
常に薄いシリコン層１２（たとえば１０００オングスト
ローム）を有する。ＳＯＩ基板を形成するためには、種
々の適切な従来技術の方法が用いられており、Ａｔｓｕ
ｓｈｉ Ｆｕｋｕｖｏｄａによる“Ｓｉ Ｗａｆｅｒ
Ｂｏｎｄｉｎｇ Ｗｉｔｈ ＴＡ ＳｉｌｉｃｉｄｅＦ
ｏｒｍａｔｉｏｎ”（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａ
ｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏｌ．
３０，Ｎｏ．１０Ａ，Ｏｃｔｏｂｅｒ１９９１，ｐｌ１
６９３〜１６９５）に記述されている低温・プロセス・
ウエハ・ボンディングが望ましい。シリコン層１２は、
本発明の好的な実施例においては、適切なｎ+ ドーパン
トによってドープされる。シリコン層１２は、パターニ
ングおよびエッチングされ、アイランド構造を形成す
る。
ン・オン・インシュレータ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉ
ｎｓｕｌａｔｏｒ）基板が用いられる。この基板は、ウ
エハ（図示せず）上に支持される酸化物基層１４上に非
常に薄いシリコン層１２（たとえば１０００オングスト
ローム）を有する。ＳＯＩ基板を形成するためには、種
々の適切な従来技術の方法が用いられており、Ａｔｓｕ
ｓｈｉ Ｆｕｋｕｖｏｄａによる“Ｓｉ Ｗａｆｅｒ
Ｂｏｎｄｉｎｇ Ｗｉｔｈ ＴＡ ＳｉｌｉｃｉｄｅＦ
ｏｒｍａｔｉｏｎ”（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａ
ｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏｌ．
３０，Ｎｏ．１０Ａ，Ｏｃｔｏｂｅｒ１９９１，ｐｌ１
６９３〜１６９５）に記述されている低温・プロセス・
ウエハ・ボンディングが望ましい。シリコン層１２は、
本発明の好的な実施例においては、適切なｎ+ ドーパン
トによってドープされる。シリコン層１２は、パターニ
ングおよびエッチングされ、アイランド構造を形成す
る。
【００１１】図２において、非常に薄い窒化物層１６
が、シリコン層１２上に堆積され、パターニングおよび
エッチングされ、窒化物アイランド１６を取り囲む露出
シリコン領域１８を形成する。本発明の実施例でＦＥＴ
ソース・コンタクトに用いられる領域１８は、アニール
される。
が、シリコン層１２上に堆積され、パターニングおよび
エッチングされ、窒化物アイランド１６を取り囲む露出
シリコン領域１８を形成する。本発明の実施例でＦＥＴ
ソース・コンタクトに用いられる領域１８は、アニール
される。
【００１２】熱酸化物層２０は、露出シリコン領域１８
上で成長し、窒化物層１６はその後除去される。次に、
低温エピタキシャル・プロセスが用いられ、非常に薄い
チャネル領域になる薄いｐ型シリコン層２２を形成す
る。“Ｌｏｗ−ＴｅｍｐｅｒａｔｕｒｅＳｉｌｉｃｏｎ
Ｅｐｉｔａｘｙ ｂｙ Ｕｌｔｒａｈｉｇｈ Ｖａｃ
ｃｕｕｍ／Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ”（Ｍｅｙｅｒｓｏｎ，Ａｐｐｌ．Ｐｈｙ
ｓ．Ｌｅｔｔ．４８（１２），Ｍａｒｃｈ ２４，１９
８６，ｐｐ．７９７−７９９）に、適切なプロセスが開
示されている。チャネル層２２の厚さは、たとえば約１
５００オングストロームであり、ドーパント濃度は約３
×１０17原子／ｃｍ3 である。チャネルのドーピング
は、しきい値制御とパンチスルー保護のために調整され
る。図３に、この段階でのデバイスを示す。
上で成長し、窒化物層１６はその後除去される。次に、
低温エピタキシャル・プロセスが用いられ、非常に薄い
チャネル領域になる薄いｐ型シリコン層２２を形成す
る。“Ｌｏｗ−ＴｅｍｐｅｒａｔｕｒｅＳｉｌｉｃｏｎ
Ｅｐｉｔａｘｙ ｂｙ Ｕｌｔｒａｈｉｇｈ Ｖａｃ
ｃｕｕｍ／Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ”（Ｍｅｙｅｒｓｏｎ，Ａｐｐｌ．Ｐｈｙ
ｓ．Ｌｅｔｔ．４８（１２），Ｍａｒｃｈ ２４，１９
８６，ｐｐ．７９７−７９９）に、適切なプロセスが開
示されている。チャネル層２２の厚さは、たとえば約１
５００オングストロームであり、ドーパント濃度は約３
×１０17原子／ｃｍ3 である。チャネルのドーピング
は、しきい値制御とパンチスルー保護のために調整され
る。図３に、この段階でのデバイスを示す。
【００１３】酸化物層２４が、ＰＥＣＶＤプロセス工程
によって形成され、次にエッチングされ、デバイスの中
央で酸化物層２４内に窓２６を形成する。図４に、この
段階での構造の状態を示す。
によって形成され、次にエッチングされ、デバイスの中
央で酸化物層２４内に窓２６を形成する。図４に、この
段階での構造の状態を示す。
【００１４】次に、ＦＥＴのドレインが、ポリシリコン
層２８を堆積し、これに適切なｎ型ドーパントでドーピ
ングすることによって形成される。高圧酸化処理（ＨＩ
ＰＯＸ）によって形成された酸化物層３０は、ポリシリ
コン２８上に成長する。図５は、この段階でのデバイス
を示す。
層２８を堆積し、これに適切なｎ型ドーパントでドーピ
ングすることによって形成される。高圧酸化処理（ＨＩ
ＰＯＸ）によって形成された酸化物層３０は、ポリシリ
コン２８上に成長する。図５は、この段階でのデバイス
を示す。
【００１５】図６において、酸化物層３０はパターニン
グされ、すべての層を経て酸化物層１４の上面にまで延
びる開口３２が、普通の適切なプロセス工程を用いてエ
ッチングされる。ゲート酸化物層３３が、開口３２の壁
上に薄い酸化物層（たとえば６０オングストロームの厚
さ）として成長する。
グされ、すべての層を経て酸化物層１４の上面にまで延
びる開口３２が、普通の適切なプロセス工程を用いてエ
ッチングされる。ゲート酸化物層３３が、開口３２の壁
上に薄い酸化物層（たとえば６０オングストロームの厚
さ）として成長する。
【００１６】図７において、ゲート構造３４が、ＣＶＤ
工程でｎ+ ポリシリコンを堆積することによって形成さ
れる。このゲート構造は、、開口３２を充てんし、酸化
物層３０上に延びる。通常のドライ・エッチング・プロ
セスが、ゲート電極を規定するために用いられ、薄い酸
化物層が、ポリシリコン・ゲート構造の露出部分に成長
され、薄い窒化物層が、通常のプロセス工程を用いて酸
化物層上に堆積され、酸化物／窒化物層３６を形成す
る。ゲートがエッチングされた後、露出ゲート構造の側
壁３８は、ＨＩＰＯＸ工程により酸化され、次にリンま
たはヒ素がドレイン領域の層２８に注入される。図７
は、これらの工程の終了時の構造を示す。
工程でｎ+ ポリシリコンを堆積することによって形成さ
れる。このゲート構造は、、開口３２を充てんし、酸化
物層３０上に延びる。通常のドライ・エッチング・プロ
セスが、ゲート電極を規定するために用いられ、薄い酸
化物層が、ポリシリコン・ゲート構造の露出部分に成長
され、薄い窒化物層が、通常のプロセス工程を用いて酸
化物層上に堆積され、酸化物／窒化物層３６を形成す
る。ゲートがエッチングされた後、露出ゲート構造の側
壁３８は、ＨＩＰＯＸ工程により酸化され、次にリンま
たはヒ素がドレイン領域の層２８に注入される。図７
は、これらの工程の終了時の構造を示す。
【００１７】次に、ブロックアウト・マスク４０が形成
され、基板層２２に対して形成された開口は、意図した
基板コンタクト領域に形成される。ボロン・イオンが、
図８に示したこの領域に注入される。
され、基板層２２に対して形成された開口は、意図した
基板コンタクト領域に形成される。ボロン・イオンが、
図８に示したこの領域に注入される。
【００１８】次に、ブロック・フォトレジスト４０は、
再整形および再パターニングされ、コンタクト開口が、
意図したソース・コンタクト領域上にエッチングされ
る。リンまたはヒ素イオンが、図９に示すようにこの領
域の層１２に注入され、導電率を向上させる。
再整形および再パターニングされ、コンタクト開口が、
意図したソース・コンタクト領域上にエッチングされ
る。リンまたはヒ素イオンが、図９に示すようにこの領
域の層１２に注入され、導電率を向上させる。
【００１９】次に、構造はアニールされ、ソース層およ
びドレイン層はｎ+ ド−ピングされ、各層から低温エピ
タキシャル・チャネル層２２内へ約２５０オングストロ
ーム拡散し、約１０００オングストロームの有効チャネ
ル長を生成する。高圧酸化物層４１は、露出シリコン側
壁上に成長する。
びドレイン層はｎ+ ド−ピングされ、各層から低温エピ
タキシャル・チャネル層２２内へ約２５０オングストロ
ーム拡散し、約１０００オングストロームの有効チャネ
ル長を生成する。高圧酸化物層４１は、露出シリコン側
壁上に成長する。
【００２０】図１０において、通常のプロセス工程を用
いて、石英層４２が構造を覆うように形成される。石英
層４２に開口が形成され、次にコンタクト・スタッドの
ための種々の層が形成され、デバイス上面が平坦化され
る。図１０には、ソース、ゲート、ドレイン、基板の各
コンタクトが示されている。図１１は図１０に似た断面
図を示し、図１３の平面図に示される共有ゲート構造を
示している。図１１において、デバイスは中央線Ｃ−Ｃ
に対して対称である。
いて、石英層４２が構造を覆うように形成される。石英
層４２に開口が形成され、次にコンタクト・スタッドの
ための種々の層が形成され、デバイス上面が平坦化され
る。図１０には、ソース、ゲート、ドレイン、基板の各
コンタクトが示されている。図１１は図１０に似た断面
図を示し、図１３の平面図に示される共有ゲート構造を
示している。図１１において、デバイスは中央線Ｃ−Ｃ
に対して対称である。
【００２１】上述した垂直ゲートＦＥＴは、図１２に示
すような、各デバイスに対して単一ゲートを持つ閉じた
幾何形状を有するように構成できることがわかる。さら
に、デバイスは、図１３に示すように、ゲート構造が２
つのＦＥＴデバイスによって共有されるように簡単に構
成することができる。
すような、各デバイスに対して単一ゲートを持つ閉じた
幾何形状を有するように構成できることがわかる。さら
に、デバイスは、図１３に示すように、ゲート構造が２
つのＦＥＴデバイスによって共有されるように簡単に構
成することができる。
【００２２】本発明を１つの好適な実施例について説明
したが、当業者によれば、本発明の趣旨および範囲を逸
脱することなく、種々の変更を行うことができる。
したが、当業者によれば、本発明の趣旨および範囲を逸
脱することなく、種々の変更を行うことができる。
【００２３】
【発明の効果】本発明により、フォトリソグラフィ・プ
ロセスを用いて約０．１μｍのゲート・チャネルを有す
るデバイスを製造することができる、電界効果トランジ
スタの新規な構造が得られる。
ロセスを用いて約０．１μｍのゲート・チャネルを有す
るデバイスを製造することができる、電界効果トランジ
スタの新規な構造が得られる。
【図１】本発明によるデバイスの製造工程を示す図であ
る。
る。
【図２】本発明によるデバイスの製造工程を示す図であ
る。
る。
【図３】本発明によるデバイスの製造工程を示す図であ
る。
る。
【図４】本発明によるデバイスの製造工程を示す図であ
る。
る。
【図５】本発明によるデバイスの製造工程を示す図であ
る。
る。
【図６】本発明によるデバイスの製造工程を示す図であ
る。
る。
【図７】本発明によるデバイスの製造工程を示す図であ
る。
る。
【図８】本発明によるデバイスの製造工程を示す図であ
る。
る。
【図９】本発明によるデバイスの製造工程を示す図であ
る。
る。
【図１０】本発明による単一ゲートＦＥＴの断面図であ
る。
る。
【図１１】本発明による共有ゲートＦＥＴの部分断面図
である。
である。
【図１２】本発明による単一ゲートＦＥＴの平面図であ
る。
る。
【図１３】本発明による共有ゲートＦＥＴの平面図であ
る。
る。
１２ シリコン層 １４ 酸化物基層 １６ 窒化物層 １８ 露出シリコン領域 ２０ 熱酸化物層 ２２ ｐ型シリコン層 ２４，３０ 酸化物層 ２６ 窓 ２８ ポリシリコン層 ３２ 開口 ３３ ゲート酸化物層 ３４ ゲート構造 ３６ 酸化物／窒化物層 ３８ 側壁 ４０ ブロックアウト・マスク ４１ 高圧酸化物層 ４２ 石英層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルイス・エル−シー・シュー アメリカ合衆国 ニューヨーク州 フィッ シュキル クロスバイ コート ７ (72)発明者 セイキ・オグラ アメリカ合衆国 ニューヨーク州 ホープ ウエル ジャンクション ロング ヒル ロード 50
Claims (10)
- 【請求項１】シリコン・オン・オキサイド基板上の垂直
ゲート電界効果トランジスタにおいて、 ソース層の縁部を定める開口を持つソース層と、 前記ソース層上に低温エピタキシャル・プロセスによっ
て形成され、前記ソース層の縁部に位置合わせされるチ
ャネル層の縁部を定める開口を持つチャネルまたは基板
層と、 前記ソース層の縁部と前記チャネル層の縁部に位置合わ
せされたドレイン層の縁部を定める開口を持つドレイン
層と、 前記ソース層の縁部と前記チャネル層の縁部と前記ドレ
イン層の縁部上に形成されたゲート絶縁層と、 前記ゲート絶縁層に接触し、前記ソース層と、前記チャ
ネル基板層と、前記ドレイン層とに対して直角に延びる
導電ゲート構造と、 を有することを特徴とする垂直ゲート電界効果トランジ
スタ。 - 【請求項２】前記ゲート絶縁層は酸化物層であることを
特徴とする請求項１記載の垂直ゲート電界効果トランジ
スタ。 - 【請求項３】前記チャネル基板層内のイオン注入領域、
および前記チャネル基板層のイオン注入領域に接続され
た基板コンタクトと、 前記ソース基板層内のイオン注入領域、および前記ソー
ス基板層のイオン注入領域に接続されたソース・コンタ
クトと、 前記ドレイン基板層内のイオン注入領域、および前記ド
レイン基板層のイオン注入領域に接続されたドレイン・
コンタクトと、 をさらに有することを特徴とする請求項１記載の垂直ゲ
ート電界効果トランジスタ。 - 【請求項４】シリコン・オン・オキサイド基板上の共通
の垂直ゲートを有する一対の電界効果トランジスタにお
いて、 ソース層と、 前記ソース層に、低温エピタキシャル処理によって形成
されたチャネル基板層と、 ドレイン層と、 前記ソース層と前記チャネル基板層と前記ドレイン層に
形成された垂直開口とを有し、前記開口は前記ソース層
と前記チャネル基板層と前記ドレイン層とを、２つの電
気的に絶縁された構造に分離し、各層の縁部は前記開口
の対向する壁に沿って位置合わせされており、 前記開口の前記対向する壁上に形成されたゲート絶縁層
と、 前記２つの電気的に絶縁された構造に共通であり、前記
ゲート絶縁層と接触する前記開口内の垂直導電ゲート構
造と、 を有することを特徴とする一対の電界効果トランジス
タ。 - 【請求項５】前記ゲート絶縁層は酸化物層であることを
特徴とする請求項４記載の一対の電界効果トランジス
タ。 - 【請求項６】前記チャネル基板層内のイオン注入領域、
および２つの電気的に絶縁されたそれぞれの構造内の前
記チャネル基板層のイオン注入領域に接続された基板コ
ンタクトと、 前記ソース基板層内のイオン注入領域、および２つの電
気的に絶縁されたそれぞれの構造内の前記ソース基板層
のイオン注入領域に接続された基板コンタクトと、 前記ドレイン基板層内のイオン注入領域、および２つの
電気的に絶縁されたそれぞれの構造内の前記ドレイン基
板層のイオン注入領域に接続された基板コンタクトと、 をさらに有することを特徴とする一対の電界効果トラン
ジスタ。 - 【請求項７】シリコン・オン・オキサイド基板上に、垂
直ゲート電界効果トランジスタを製造する方法におい
て、 シリコン・オン・オキサイド基板のシリコン層内にソー
ス層を形成する工程と、 低温エピタキシャル・プロセスによって、前記ソース層
上にチャネル基板層を形成する工程と、 気相成長プロセスによって、前記チャネル層上にドレイ
ン層を形成する工程と、 ソース層の縁部とゲート・チャネル層の縁部とドレイン
層の縁部とを露出させるために、前記ソース層と前記ゲ
ート・チャネル層と前記ドレイン層とを経て開口をエッ
チングする工程と、 前記ソース層の縁部と前記ゲート・チャネル層の縁部と
前記ドレイン層の縁部上にゲート絶縁層を形成する工程
と、 前記ゲート絶縁層と接触し、前記ソース層と前記ゲート
・チャネル層と前記ドレイン層とに対して垂直に延びる
導電ゲート構造を形成する工程と、 を含むことを特徴とする垂直ゲート電界効果トランジス
タの製造方法。 - 【請求項８】前記チャネル基板層内の領域にイオンを注
入し、および基板コンタクトに前記チャネル基板層のイ
オン注入領域を接続する工程と、 前記ソース基板層内の領域にイオンを注入し、およびソ
ース・コンタクトに前記ソース基板層のイオン注入領域
を接続する工程と、 前記ドレイン基板層内の領域にイオンを注入し、および
ドレイン・コンタクトに前記ドレイン基板層のイオン注
入領域を接続する工程と、 をさらに含むことを特徴とする請求項７記載の垂直ゲー
ト電界効果トランジスタの製造方法。 - 【請求項９】シリコン・オン・オキサイド基板上に、共
通の垂直ゲートを有する一対の電界効果トランジスタを
製造する方法において、 シリコン・オン・オキサイド層のシリコン層内にソース
層を形成する工程と、 低温エピタキシャル・プロセスによって、前記ソース層
上にチャネル基板層を形成する工程と、 ドレイン層を形成する工程と、 前記ソース層と前記チャネル基板層と前記ドレイン層に
垂直開口を形成する工程とを含み、 前記開口は前記ソース層と前記チャネル基板層と前記ド
レイン層とを、２つの電気的に絶縁された構造に分離
し、各層の縁部は前記開口の対向する壁に沿って位置合
わせされており、 前記開口の前記対向する壁上にゲート絶縁層を形成する
工程と、 前記２つの電気的に絶縁された構造に共通であり、前記
ゲート絶縁層と接触する前記開口内の垂直導電ゲート構
造を形成する工程と、 を含むことを特徴とする一対の電界効果トランジスタの
製造方法。 - 【請求項１０】前記チャネル基板層内の領域にイオンを
注入し、および基板コンタクトに２つの電気的に絶縁さ
れたそれぞれの構造内の前記チャネル基板層のイオン注
入領域を接続する工程と、 前記ソース基板層内の領域にイオンを注入し、およびソ
ース・コンタクトに２つの電気的に絶縁されたそれぞれ
の構造内の前記ソース基板層のイオン注入領域を接続す
る工程と、 前記ドレイン基板層内の領域にイオンを注入し、および
ドレイン・コンタクト２つの電気的に絶縁されたそれぞ
れの構造内の前記ドレイン基板層のイオン注入領域を接
続する工程と、 をさらに含むことを特徴とする請求項９記載の一対の電
界効果トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US900038 | 1992-06-17 | ||
| US07/900,038 US5283456A (en) | 1992-06-17 | 1992-06-17 | Vertical gate transistor with low temperature epitaxial channel |
Publications (2)
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|---|---|
| JPH0661493A true JPH0661493A (ja) | 1994-03-04 |
| JP2500046B2 JP2500046B2 (ja) | 1996-05-29 |
Family
ID=25411889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5130536A Expired - Fee Related JP2500046B2 (ja) | 1992-06-17 | 1993-06-01 | 垂直ゲ―ト型電界効果トランジスタおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5283456A (ja) |
| EP (1) | EP0575278A3 (ja) |
| JP (1) | JP2500046B2 (ja) |
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| KR100487255B1 (ko) * | 1996-06-21 | 2005-09-30 | 마이크론 테크놀로지, 인크. | Soi-트랜지스터,그트랜지스터게이트어레이및soi-트랜지스터형성방법 |
| JP2008124519A (ja) * | 1996-06-21 | 2008-05-29 | Micron Technology Inc | Ｓｏｉ型トランジスタを用いたメモリアレイ |
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| JP2008305896A (ja) * | 2007-06-06 | 2008-12-18 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Also Published As
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