JP2586386B2 - 半導体装置 - Google Patents
半導体装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66265—Thin film bipolar transistors
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
絶縁基板上に形成されたバイポーラトランジスタの構造
に関する。
絶縁基板上に形成されたバイポーラトランジスタの構造
に関する。
【０００２】
【従来の技術】近年、絶縁基板上に薄膜シリコン領域を
設けた基板（ＳＯＩ ＳｉｌｉｃｏｎＯｎ Ｉｎｓｕｌ
ａｔｏｒ基板）の薄膜シリコン領域に半導体素子を形成
する技術（ＳＯＩ技術）について活発な研究開発が行わ
れている。特にＳＯＩ基板上にＭＯＳトランジスタを形
成した場合、シリコン基板上に形成した場合、シリコン
基板上に形成した場合に比べ耐放射線性に優れる、寄生
容量が小さい、ラッチアップがおこりにくい素子分離が
容易であるなど多くの利点のあることが知られている。
中でもＳＯＩ基板の薄膜シリコン領域の厚さを０．１μ
ｍ程度にし薄膜シリコン領域が完全に空乏化するように
作られた完全空乏型のＭＯＳトランジスタでは上記の利
点に加え、キャリア移動度や相互コンダクタンスが大き
いこと基板浮遊効果が低減できること、短チャネル効果
が生じにくいことなど更に多くの利点のあることが知ら
れており、（例えば、電子通信情報学会研究報告ＳＤＭ
９０−１３６ ２９頁〜３６頁）ＳＯＩ技術を用いる上
でＭＯＳトランジスタを完全空乏化することが不可欠に
なっている。一方、シリコン基板上に形成した現在の半
導体装置では、ＣＭＯＳ回路の負荷駆動能力向上、高速
化、高気密化の為にバイポーラトランジスタとＭＯＳト
ランジスタを混載したＢｉＣＭＯＳ回路が広く用いられ
るようになっており、ＳＯＩ基板を用いた場合でもＭＯ
Ｓトランジスタと共に混載できるバイポーラトランジス
タの開発が必要になってきている。しかしながら０．１
μｍ程度の薄膜シリコン領域中に今日広く用いられてい
る縦型バイポーラトランジスタを作成することは非常に
困難であるため、横型バイポーラトランジスタを作成す
ることが検討されいくつかの報告もなされている。（例
えば、アイ・イー・イー・イー・エレクトロンデバイス
レターズ ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ
ＬＥＴＴＥＲＳ ＶＯＬ．ＥＤＬ−８ Ｎｏ．３ Ｍ
ＡＲＣＨ １９８７ ｐ．ｐ．１０４−１０６）この横
型バイポーラトランジスタとＭＯＳトランジスタをＳＯ
Ｉ基板上に混載することで、従来のシリコン基板上にＢ
ｉＣＭＯＳ回路を形成する場合に比べ製造工程が非常に
簡略化できるという利点を有してはいるが、バイポーラ
トランジスタ自体の性能、特に動作速度の点では縦型バ
イポーラトランジスタに比べ大きく劣っているため、半
導体装置としての性能、特に動作速度には難点があっ
た。
設けた基板（ＳＯＩ ＳｉｌｉｃｏｎＯｎ Ｉｎｓｕｌ
ａｔｏｒ基板）の薄膜シリコン領域に半導体素子を形成
する技術（ＳＯＩ技術）について活発な研究開発が行わ
れている。特にＳＯＩ基板上にＭＯＳトランジスタを形
成した場合、シリコン基板上に形成した場合、シリコン
基板上に形成した場合に比べ耐放射線性に優れる、寄生
容量が小さい、ラッチアップがおこりにくい素子分離が
容易であるなど多くの利点のあることが知られている。
中でもＳＯＩ基板の薄膜シリコン領域の厚さを０．１μ
ｍ程度にし薄膜シリコン領域が完全に空乏化するように
作られた完全空乏型のＭＯＳトランジスタでは上記の利
点に加え、キャリア移動度や相互コンダクタンスが大き
いこと基板浮遊効果が低減できること、短チャネル効果
が生じにくいことなど更に多くの利点のあることが知ら
れており、（例えば、電子通信情報学会研究報告ＳＤＭ
９０−１３６ ２９頁〜３６頁）ＳＯＩ技術を用いる上
でＭＯＳトランジスタを完全空乏化することが不可欠に
なっている。一方、シリコン基板上に形成した現在の半
導体装置では、ＣＭＯＳ回路の負荷駆動能力向上、高速
化、高気密化の為にバイポーラトランジスタとＭＯＳト
ランジスタを混載したＢｉＣＭＯＳ回路が広く用いられ
るようになっており、ＳＯＩ基板を用いた場合でもＭＯ
Ｓトランジスタと共に混載できるバイポーラトランジス
タの開発が必要になってきている。しかしながら０．１
μｍ程度の薄膜シリコン領域中に今日広く用いられてい
る縦型バイポーラトランジスタを作成することは非常に
困難であるため、横型バイポーラトランジスタを作成す
ることが検討されいくつかの報告もなされている。（例
えば、アイ・イー・イー・イー・エレクトロンデバイス
レターズ ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ
ＬＥＴＴＥＲＳ ＶＯＬ．ＥＤＬ−８ Ｎｏ．３ Ｍ
ＡＲＣＨ １９８７ ｐ．ｐ．１０４−１０６）この横
型バイポーラトランジスタとＭＯＳトランジスタをＳＯ
Ｉ基板上に混載することで、従来のシリコン基板上にＢ
ｉＣＭＯＳ回路を形成する場合に比べ製造工程が非常に
簡略化できるという利点を有してはいるが、バイポーラ
トランジスタ自体の性能、特に動作速度の点では縦型バ
イポーラトランジスタに比べ大きく劣っているため、半
導体装置としての性能、特に動作速度には難点があっ
た。
【０００３】この絶縁基板上のシリコン領域に形成した
従来の横型バイポーラトランジスタの一例の断面を図４
に示す。絶縁基板４０１上に島状の単結晶シリコン領域
が形成されている。この単結晶シリコン領域４０２は導
入された不純物によって、Ｐ＋ 拡散領域４０３とＰ拡
散領域４０４とｎ＋ 拡散領域４０５，４０６とから成
っている。Ｐ＋ 拡散領域４０３はベース電極４０７と
接続され、ｎ＋ 拡散領域４０５はエミッタ電極４０８
と接続され、ｎ＋ 拡散領域４０６はコレクタ電極４０
９と接続されている。
従来の横型バイポーラトランジスタの一例の断面を図４
に示す。絶縁基板４０１上に島状の単結晶シリコン領域
が形成されている。この単結晶シリコン領域４０２は導
入された不純物によって、Ｐ＋ 拡散領域４０３とＰ拡
散領域４０４とｎ＋ 拡散領域４０５，４０６とから成
っている。Ｐ＋ 拡散領域４０３はベース電極４０７と
接続され、ｎ＋ 拡散領域４０５はエミッタ電極４０８
と接続され、ｎ＋ 拡散領域４０６はコレクタ電極４０
９と接続されている。
【０００４】次にこの従来のバイポーラトランジスタの
製造方法を示す工程断面図を図５（ａ），（ｂ），
（ｃ）に示す。
製造方法を示す工程断面図を図５（ａ），（ｂ），
（ｃ）に示す。
【０００５】図５（ａ）に示すように、まずホウ素など
Ｐ型の不純物が１×１０16ｃｍ-3程度導入された絶縁基
板上の単結晶シリコン領域にさらにホウ素などのＰ型不
純物をイオン注入法を用いて１×１０20ｃｍ-3程度導入
する。次にフォトリソグラフィ技術およびエッチング技
術を用いて所望のパターンの単結晶シリコン領域５０２
を形成する。さらに化学的気相成長法（以下ＣＶＤ法と
略す）などの技術を用いてシリコン酸化膜５０３を被着
した後フォトリソグラフィ技術を用いて所望のパターン
のフォトレジスト５０４を形成する。
Ｐ型の不純物が１×１０16ｃｍ-3程度導入された絶縁基
板上の単結晶シリコン領域にさらにホウ素などのＰ型不
純物をイオン注入法を用いて１×１０20ｃｍ-3程度導入
する。次にフォトリソグラフィ技術およびエッチング技
術を用いて所望のパターンの単結晶シリコン領域５０２
を形成する。さらに化学的気相成長法（以下ＣＶＤ法と
略す）などの技術を用いてシリコン酸化膜５０３を被着
した後フォトリソグラフィ技術を用いて所望のパターン
のフォトレジスト５０４を形成する。
【０００６】続いて図５（ｂ）に示すようにフォトレジ
スト５０４をマスクにエッチングを行い、シリコン酸化
膜５０３をパターニングすると同時に単結晶シリコン領
域の一部をエッチングした後、リン，砒素などのｎ型不
純物をイオン注入法を用いて１×１０20ｃｍ-3程度導入
する。
スト５０４をマスクにエッチングを行い、シリコン酸化
膜５０３をパターニングすると同時に単結晶シリコン領
域の一部をエッチングした後、リン，砒素などのｎ型不
純物をイオン注入法を用いて１×１０20ｃｍ-3程度導入
する。
【０００７】その後、図５（ｃ）に示すように、フォト
レジストを剥離した後、ＣＶＤ法を用いてシリコン酸化
膜５０５を被着し、フォトリソグラフィ技術を用いてベ
ース開口部５０６，エミッタ開口部５０７，コレクタ開
口部５０８を形成し、更にＣＶＤ法を用いて多結晶シリ
コンを被着し、フォトリソグラフィ技術によりベース電
極５０９，エミッタ電極５１０，コレクタ電極５１１を
形成していた。
レジストを剥離した後、ＣＶＤ法を用いてシリコン酸化
膜５０５を被着し、フォトリソグラフィ技術を用いてベ
ース開口部５０６，エミッタ開口部５０７，コレクタ開
口部５０８を形成し、更にＣＶＤ法を用いて多結晶シリ
コンを被着し、フォトリソグラフィ技術によりベース電
極５０９，エミッタ電極５１０，コレクタ電極５１１を
形成していた。
【０００８】
【発明が解決しようとする課題】この従来の半導体装置
では、真性ベース領域となるＰ拡散領域の幅がフォトリ
ソグラフィ技術に依存している。このためフォトリソグ
ラフィ技術をもってパターニングできるフォトレジスト
の最小幅より真性ベース領域の幅を狭くすることができ
ないという問題点があった。周知のとおりトランジスタ
動作を高速化する為には、真性ベース領域の幅を狭くす
る必要があるため上記の問題は半導体装置の高速化にお
いて大きな障害となっていた。
では、真性ベース領域となるＰ拡散領域の幅がフォトリ
ソグラフィ技術に依存している。このためフォトリソグ
ラフィ技術をもってパターニングできるフォトレジスト
の最小幅より真性ベース領域の幅を狭くすることができ
ないという問題点があった。周知のとおりトランジスタ
動作を高速化する為には、真性ベース領域の幅を狭くす
る必要があるため上記の問題は半導体装置の高速化にお
いて大きな障害となっていた。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
底面および側面が絶縁膜に囲まれた島状の半導体領域に
形成され、第１の導電型領域と第２の導電型領域との接
合面の少なくとも一端が底面絶縁膜にて終端されている
横型バイポーラトランジスタにおいて、真性ベース領域
とエミッタ領域がエミッタ開口部から導入された不純物
によって自己整合的に形成されているという特徴を有し
ている。
底面および側面が絶縁膜に囲まれた島状の半導体領域に
形成され、第１の導電型領域と第２の導電型領域との接
合面の少なくとも一端が底面絶縁膜にて終端されている
横型バイポーラトランジスタにおいて、真性ベース領域
とエミッタ領域がエミッタ開口部から導入された不純物
によって自己整合的に形成されているという特徴を有し
ている。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の半導体装置の要部断面図
である。絶縁基板１０１上に島状の単結晶シリコン領域
１０２が形成され、この単結晶シリコン領域１０２には
ｎ拡散領域１０３とＰ＋ 拡散領域１０４とｎ＋ 拡散
領域１０５とＰ拡散領域１０６が含まれ、Ｐ＋ 拡散領
域１０４とｎ＋ 拡散領域１０５はエミッタ開口部１０
７から不純物を導入することにより自己整合的に形成さ
れていることを特徴とする。図２（ａ）〜（ｆ）は本実
施例の半導体装置の製造方法を示す工程断面図である。
まず、図２（ａ）に示すようにフォトリソグラフィ技術
を用いて単結晶シリコン領域２０２の一部をフォトレジ
スト２０３で覆い、リンをイオン注入法を用いて１×１
０17ｃｍ-3程度導入してｎ拡散領域２０４を形成し、フ
ォトレジスト２０３を剥離する。次に図２（ｂ）に示す
ように単結晶シリコン領域２０２のｎ拡散領域２０４を
フォトレジスト２０６で覆い、ホウ素をイオン注入法を
用いて１×１０19ｃｍ-3程度導入して、Ｐ拡散領域２０
５を形成フォトレジスト２０６を剥離する。なおフォト
レジスト２０３とフォトレジスト２０６で覆った領域は
互いに０．５〜１．５μｍ程度オーバーラップさせてお
り、イオン注入法を用いて形成したｎ拡散領域２０４と
Ｐ拡散領域２０５が接しないようにし、耐圧の低下を防
いでいる。さらに図２（ｃ）に示すように、ＣＶＤ法を
用いてシリコン酸化膜２０７を被着しフォトリソグラフ
ィとエッチング技術を用いてエミッタ開口部２０９を形
成した後、イオン注入法を用いてホウ素を１×１０18ｃ
ｍ-3程度導入しフォトレジスト２０８を剥離して９００
℃で２０分〜３０分程度の熱処理を行いホウ素を拡散さ
せＰ＋ 拡散領域２１０を形成する。次に、図２（ｄ）
に示すように、イオン注入法によりヒ素を１×１０21ｃ
ｍ-3程度導入してｎ＋ 拡散領域２１１を形成する。更
に、フォトリソグラフィとエッチングの技術を用いてコ
レクタ開口部２１２とベース開口部２１３を設けフォト
レジスト２１４は剥離する。最後にＣＶＤ法を用いて多
結晶シリコンを被着し、フォトリソグラフィとエッチン
グ技術により多結晶シリコンをパターニングしてコレク
タ電極２１５，エミッタ電極２１７を形成する。以上の
ような方法を用いることで真性ベース領域の幅をリソグ
ラフィ技術に依存せずに５００〜１０００オングストロ
ーム程度にすることができる。
る。図１は本発明の一実施例の半導体装置の要部断面図
である。絶縁基板１０１上に島状の単結晶シリコン領域
１０２が形成され、この単結晶シリコン領域１０２には
ｎ拡散領域１０３とＰ＋ 拡散領域１０４とｎ＋ 拡散
領域１０５とＰ拡散領域１０６が含まれ、Ｐ＋ 拡散領
域１０４とｎ＋ 拡散領域１０５はエミッタ開口部１０
７から不純物を導入することにより自己整合的に形成さ
れていることを特徴とする。図２（ａ）〜（ｆ）は本実
施例の半導体装置の製造方法を示す工程断面図である。
まず、図２（ａ）に示すようにフォトリソグラフィ技術
を用いて単結晶シリコン領域２０２の一部をフォトレジ
スト２０３で覆い、リンをイオン注入法を用いて１×１
０17ｃｍ-3程度導入してｎ拡散領域２０４を形成し、フ
ォトレジスト２０３を剥離する。次に図２（ｂ）に示す
ように単結晶シリコン領域２０２のｎ拡散領域２０４を
フォトレジスト２０６で覆い、ホウ素をイオン注入法を
用いて１×１０19ｃｍ-3程度導入して、Ｐ拡散領域２０
５を形成フォトレジスト２０６を剥離する。なおフォト
レジスト２０３とフォトレジスト２０６で覆った領域は
互いに０．５〜１．５μｍ程度オーバーラップさせてお
り、イオン注入法を用いて形成したｎ拡散領域２０４と
Ｐ拡散領域２０５が接しないようにし、耐圧の低下を防
いでいる。さらに図２（ｃ）に示すように、ＣＶＤ法を
用いてシリコン酸化膜２０７を被着しフォトリソグラフ
ィとエッチング技術を用いてエミッタ開口部２０９を形
成した後、イオン注入法を用いてホウ素を１×１０18ｃ
ｍ-3程度導入しフォトレジスト２０８を剥離して９００
℃で２０分〜３０分程度の熱処理を行いホウ素を拡散さ
せＰ＋ 拡散領域２１０を形成する。次に、図２（ｄ）
に示すように、イオン注入法によりヒ素を１×１０21ｃ
ｍ-3程度導入してｎ＋ 拡散領域２１１を形成する。更
に、フォトリソグラフィとエッチングの技術を用いてコ
レクタ開口部２１２とベース開口部２１３を設けフォト
レジスト２１４は剥離する。最後にＣＶＤ法を用いて多
結晶シリコンを被着し、フォトリソグラフィとエッチン
グ技術により多結晶シリコンをパターニングしてコレク
タ電極２１５，エミッタ電極２１７を形成する。以上の
ような方法を用いることで真性ベース領域の幅をリソグ
ラフィ技術に依存せずに５００〜１０００オングストロ
ーム程度にすることができる。
【００１１】次に本発明の第２の実施例について図面を
参照して説明する。図３は本発明の第２の実施例の要部
断面図である。図２（ａ）〜（ｃ）と同様の方法でＰ
＋ 拡散領域を形成した後、エミッタ開口部３０４直下
の単結晶シリコン領域をエッチングし、砒素を１×１０
21ｃｍ-3程度含んだ多結晶シリコン３０５を被着形成す
ることによって出来ておりｎ＋ 拡散領域３０６は多結
晶シリコン３０５から９００℃１０〜２０分程度の熱処
理で拡散した砒素によって形成されている。この第２の
実施例では砒素を多結晶シリコン３０５から横方向に拡
散させてｎ＋ 拡散領域３０６を形成しているため、ｎ
＋ 拡散領域３０６の均一性にすぐれており、幅の狭く
かつ耐圧のすぐれたＰ拡散領域（真性ベース領域）３０
７を形成することができるという利点も有している。
参照して説明する。図３は本発明の第２の実施例の要部
断面図である。図２（ａ）〜（ｃ）と同様の方法でＰ
＋ 拡散領域を形成した後、エミッタ開口部３０４直下
の単結晶シリコン領域をエッチングし、砒素を１×１０
21ｃｍ-3程度含んだ多結晶シリコン３０５を被着形成す
ることによって出来ておりｎ＋ 拡散領域３０６は多結
晶シリコン３０５から９００℃１０〜２０分程度の熱処
理で拡散した砒素によって形成されている。この第２の
実施例では砒素を多結晶シリコン３０５から横方向に拡
散させてｎ＋ 拡散領域３０６を形成しているため、ｎ
＋ 拡散領域３０６の均一性にすぐれており、幅の狭く
かつ耐圧のすぐれたＰ拡散領域（真性ベース領域）３０
７を形成することができるという利点も有している。
【００１２】
【発明の効果】以上説明したように本発明は、底面およ
び側面が絶縁膜に囲まれた島状の半導体領域に形成さ
れ、第１の導電型領域と第２の導電型領域との接合面の
少なくとも一端が底面絶縁膜にて終端されている横型バ
イポーラトランジスタにおいて、真性ベース領域とエミ
ッタ領域がエミッタ開口部から導入された不純物によっ
て自己整合的に形成したため真性ベース領域の幅をフォ
トリソグラフィ技術に依存することなく５００〜１００
０オングストローム程度にまで狭くすることができ、ト
ランジスタ動作の高速化をはかることができた。
び側面が絶縁膜に囲まれた島状の半導体領域に形成さ
れ、第１の導電型領域と第２の導電型領域との接合面の
少なくとも一端が底面絶縁膜にて終端されている横型バ
イポーラトランジスタにおいて、真性ベース領域とエミ
ッタ領域がエミッタ開口部から導入された不純物によっ
て自己整合的に形成したため真性ベース領域の幅をフォ
トリソグラフィ技術に依存することなく５００〜１００
０オングストローム程度にまで狭くすることができ、ト
ランジスタ動作の高速化をはかることができた。
【００１３】さらにエミッタ開口部から不純物を導入す
る方法として、エミッタ開口部に被着した多結晶シリコ
ンから拡散させる方法をとったことで幅が狭く、耐圧の
すぐれた真性ベース領域を形成することができた。
る方法として、エミッタ開口部に被着した多結晶シリコ
ンから拡散させる方法をとったことで幅が狭く、耐圧の
すぐれた真性ベース領域を形成することができた。
【図１】本発明の一実施例の要部断面図。
【図２】（ａ）〜（ｆ）は図１に示した一実施例の製造
方法を示す工程断面図。
方法を示す工程断面図。
【図３】本発明の第２の実施例の要部断面図。
【図４】従来の要部断面図。
【図５】（ａ）〜（ｃ）は図４に示した従来例の製造方
法を示す工程断面図。
法を示す工程断面図。
１０１，２０１，３０１，４０１，５０１ 絶縁基板 １０２，２０２，３０２，４０２，５０２ 単結晶シ
リコン領域 １０３，２０４，３０８ ｎ拡散領域 １０４，２１０，３０７，４０３ Ｐ＋ 拡散領域 １０５，２１１，３０６，４０５，４０６ ｎ＋ 拡
散領域 １０６，２０５，３０９，４０４ Ｐ拡散領域 １０７，２０９，３０４，５０７ エミッタ開口部 １０８，２０７，３０３，５０３，５０５ シリコン
酸化膜 １０９，２１５，４０９，５１１ コレクタ電極 １１０，２１６，４０８，５１０ エミッタ電極 １１１，２１７，４０７，５０９ ベース電極 ２０３，２０６，２０８，２１４，５０４ フォトレ
ジスト ２１２，５０８ コレクタ開口部 ２１３，５０６ ベース開口部 ３０５ 多結晶シリコン
リコン領域 １０３，２０４，３０８ ｎ拡散領域 １０４，２１０，３０７，４０３ Ｐ＋ 拡散領域 １０５，２１１，３０６，４０５，４０６ ｎ＋ 拡
散領域 １０６，２０５，３０９，４０４ Ｐ拡散領域 １０７，２０９，３０４，５０７ エミッタ開口部 １０８，２０７，３０３，５０３，５０５ シリコン
酸化膜 １０９，２１５，４０９，５１１ コレクタ電極 １１０，２１６，４０８，５１０ エミッタ電極 １１１，２１７，４０７，５０９ ベース電極 ２０３，２０６，２０８，２１４，５０４ フォトレ
ジスト ２１２，５０８ コレクタ開口部 ２１３，５０６ ベース開口部 ３０５ 多結晶シリコン
Claims (1)
- 【請求項１】 底面および側面が絶縁膜に囲まれた島状
の半導体領域であって第１の導電型の第１領域部分と第
２の導電型の第２領域部分とを備え、前記第１領域部分
とＰＮ接合を形成するとともに前記第２領域部分に接触
して形成される真性ベース領域とこの真性ベース領域内
に形成されるエミッタ領域とがエミッタ開口部から導入
された不純物によって自己整合的に形成され、前記第１
領域部分に接続されたコレクタ電極と前記エミッタ領域
に接続されたエミッタ電極と前記第２領域部分に接続さ
れたベース電極とを有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5211317A JP2586386B2 (ja) | 1993-08-26 | 1993-08-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5211317A JP2586386B2 (ja) | 1993-08-26 | 1993-08-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0766213A JPH0766213A (ja) | 1995-03-10 |
| JP2586386B2 true JP2586386B2 (ja) | 1997-02-26 |
Family
ID=16603952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5211317A Expired - Lifetime JP2586386B2 (ja) | 1993-08-26 | 1993-08-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586386B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2503460B2 (ja) * | 1986-12-01 | 1996-06-05 | 三菱電機株式会社 | バイポ−ラトランジスタおよびその製造方法 |
| JPH0521446A (ja) * | 1991-07-10 | 1993-01-29 | Fujitsu Ltd | 半導体装置およびその製造方法 |
-
1993
- 1993-08-26 JP JP5211317A patent/JP2586386B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0766213A (ja) | 1995-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961008 |