JP2728671B2 - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
- Publication number
- JP2728671B2 JP2728671B2 JP63023010A JP2301088A JP2728671B2 JP 2728671 B2 JP2728671 B2 JP 2728671B2 JP 63023010 A JP63023010 A JP 63023010A JP 2301088 A JP2301088 A JP 2301088A JP 2728671 B2 JP2728671 B2 JP 2728671B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- collector region
- film
- base
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims description 26
- 239000012535 impurity Substances 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 20
- 230000000694 effects Effects 0.000 description 15
- 238000002347 injection Methods 0.000 description 9
- 239000007924 injection Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003796 beauty Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
- H01L29/0826—Pedestal collectors
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、集積回路を形成するバイポーラトランジス
タの製造方法に係わり、特に低注入領域におけるトラン
ジスタ動作の改良をはかったバイポーラトランジスタの
製造方法に関する。
タの製造方法に係わり、特に低注入領域におけるトラン
ジスタ動作の改良をはかったバイポーラトランジスタの
製造方法に関する。
（従来の技術） 近年、集積回路を構成するバイポーラトランジスタの
構造及び製造方法が種々提案されているが、これらのう
ちで本願に関連性を有すると考えられる技術を以下に説
明する。
構造及び製造方法が種々提案されているが、これらのう
ちで本願に関連性を有すると考えられる技術を以下に説
明する。
まず、特公昭51−5753号公報には、第７図に示す如き
プレーナ型バイポーラトランジスタが提案されている。
このトランジスタの特徴は、コレクタ領域がトランジス
タ下方に位置する低比抵抗の埋め込み領域74と、エミッ
タ領域71の直下に位置する内部コレクタ領域75と、この
内部コレクタ領域75の側方周囲に位置する外部コレクタ
領域76とからなり、内部コレクタ領域75はエミッタ領域
71に向かって突出し、外部コレクタ領域76より低比抵抗
であることにある。なお、72は内部ベース領域、73は外
部ベース領域である。
プレーナ型バイポーラトランジスタが提案されている。
このトランジスタの特徴は、コレクタ領域がトランジス
タ下方に位置する低比抵抗の埋め込み領域74と、エミッ
タ領域71の直下に位置する内部コレクタ領域75と、この
内部コレクタ領域75の側方周囲に位置する外部コレクタ
領域76とからなり、内部コレクタ領域75はエミッタ領域
71に向かって突出し、外部コレクタ領域76より低比抵抗
であることにある。なお、72は内部ベース領域、73は外
部ベース領域である。
1987年に（19th Conferencd on Solid State Devices
and Materials）で発表され、予稿集pp.331−334に提
案された“A 20ps/G Si Bipdar IC Using Advanced SST
with Collector Ion Inplantation"と題する小中等の
論文では、第８図に示す如きプレーナ型バイポーラトラ
ンジスタの構造が提案されている。このトランジスタの
特徴は、コレクタ領域が、トランジスタ下方部に位置す
る低比抵抗の埋め込み領域74と、エミッタ領域71の直下
でベース領域72に接し、埋め込み領域74から離れて位置
し、エミッタ領域71の幅と比較して広い低比抵抗の内部
コレクタ領域75と、この内部コレクタ領域75の側方及び
下方の周囲に位置し、埋め込み領域74及び内部コレクタ
領域75に比して高抵抗の外部コレクタ領域76とにより構
成されることにある。
and Materials）で発表され、予稿集pp.331−334に提
案された“A 20ps/G Si Bipdar IC Using Advanced SST
with Collector Ion Inplantation"と題する小中等の
論文では、第８図に示す如きプレーナ型バイポーラトラ
ンジスタの構造が提案されている。このトランジスタの
特徴は、コレクタ領域が、トランジスタ下方部に位置す
る低比抵抗の埋め込み領域74と、エミッタ領域71の直下
でベース領域72に接し、埋め込み領域74から離れて位置
し、エミッタ領域71の幅と比較して広い低比抵抗の内部
コレクタ領域75と、この内部コレクタ領域75の側方及び
下方の周囲に位置し、埋め込み領域74及び内部コレクタ
領域75に比して高抵抗の外部コレクタ領域76とにより構
成されることにある。
ここで、高速及び低消費電力性能を持つバイポーラト
ランジスタ構造の基本的な考え方は、浅い垂直接合構造
と、小さな水平幾何構造とを実現することである。特
に、バイポーラトランジスタの高注入動作時には、注入
電流に応じて見掛上ベース幅が広がる所謂カーク効果が
存在し、高速動作性能を低下させる主要因となってお
り、このカーク効果の低減が重要である。
ランジスタ構造の基本的な考え方は、浅い垂直接合構造
と、小さな水平幾何構造とを実現することである。特
に、バイポーラトランジスタの高注入動作時には、注入
電流に応じて見掛上ベース幅が広がる所謂カーク効果が
存在し、高速動作性能を低下させる主要因となってお
り、このカーク効果の低減が重要である。
上記した２種のトランジスタ構造は、いずれも上記考
え方に従って提案されたものであるのは言うまでもな
く、さらにベース・コレクタ接合部に比較的高濃度に不
純物を添加したpn接合を用いることによって、カーク効
果を抑制している。しかしながら、高濃度に不純物を添
加したpn接合によって接合容量（ベース・エミッタ及び
ベース・コレクタ）が増加するため、低注入領域でのト
ランジスタ動作速度は反対に低下すると言う欠点、及び
内部ベースから外部ベースに至る領域の抵抗が高くなる
欠点があった。
え方に従って提案されたものであるのは言うまでもな
く、さらにベース・コレクタ接合部に比較的高濃度に不
純物を添加したpn接合を用いることによって、カーク効
果を抑制している。しかしながら、高濃度に不純物を添
加したpn接合によって接合容量（ベース・エミッタ及び
ベース・コレクタ）が増加するため、低注入領域でのト
ランジスタ動作速度は反対に低下すると言う欠点、及び
内部ベースから外部ベースに至る領域の抵抗が高くなる
欠点があった。
（発明が解決ししょうとする課題） このように、従来のバイポーラトランジスタでは、ベ
ース・コレクタ接合部に高濃度に不純物をドープしたpn
接合を用いることにより、カーク効果を抑制することは
できるが、接合容量の増加に伴い低注入領域でのトラン
ジスタ動作速度が低下する問題があった。
ース・コレクタ接合部に高濃度に不純物をドープしたpn
接合を用いることにより、カーク効果を抑制することは
できるが、接合容量の増加に伴い低注入領域でのトラン
ジスタ動作速度が低下する問題があった。
本発明は上記事情を考慮してなされたもので、その目
的とするところは、カーク効果を抑制しつつも、低注入
領域から高注入領域に亘って動作速度を大幅に改善する
ことができ、且つトランジスタ回路の遅延時間に大きな
影響を及ぼすベース抵抗の低減化をはかり得るバイポー
ラトランジスタの製造方法を提供することにある。
的とするところは、カーク効果を抑制しつつも、低注入
領域から高注入領域に亘って動作速度を大幅に改善する
ことができ、且つトランジスタ回路の遅延時間に大きな
影響を及ぼすベース抵抗の低減化をはかり得るバイポー
ラトランジスタの製造方法を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を解決するために、本発明に係るバイポーラ
トランジスタの製造方法は、半導体基板上に、第１導電
型コレクタ領域、第２導電型ベース領域、第１導電型エ
ミッタ領域を上記順に積層し、且つベース領域を側方部
で取り囲み、ベース領域にはオーム接合、コレクタ領域
にはpn接合を与える外部ベース領域を設け、且つ前記エ
ミッタ領域直下に前記半導体基板の表面に対して平行方
向の幅が前記エミッタ領域のそれよりも狭い内部埋め込
みコレクタ領域を設け、且つこの内部埋め込みコレクタ
領域の周囲に該内部埋め込みコレクタ領域よりも比抵抗
が高い外部コレクタ領域を設けてなるバイポーラトラン
ジスタの製造方法であって、前記内部埋め込みコレクタ
領域の形成工程は、前記内部埋め込みコレクタ領域の形
成領域上に凹部を有する第１の膜を前記半導体基板上に
形成する工程と、全面に第２の膜を形成した後、この第
２の膜を異方性エッチングすることにより、前記凹部の
側壁に前記第２の膜を選択的に残置させる工程と、前記
第１および第２の膜をマスクにして、前記半導体基板中
に不純物イオンを注入して、前記内部埋め込みコレクタ
領域を形成する工程とを含むことを特徴とする。
トランジスタの製造方法は、半導体基板上に、第１導電
型コレクタ領域、第２導電型ベース領域、第１導電型エ
ミッタ領域を上記順に積層し、且つベース領域を側方部
で取り囲み、ベース領域にはオーム接合、コレクタ領域
にはpn接合を与える外部ベース領域を設け、且つ前記エ
ミッタ領域直下に前記半導体基板の表面に対して平行方
向の幅が前記エミッタ領域のそれよりも狭い内部埋め込
みコレクタ領域を設け、且つこの内部埋め込みコレクタ
領域の周囲に該内部埋め込みコレクタ領域よりも比抵抗
が高い外部コレクタ領域を設けてなるバイポーラトラン
ジスタの製造方法であって、前記内部埋め込みコレクタ
領域の形成工程は、前記内部埋め込みコレクタ領域の形
成領域上に凹部を有する第１の膜を前記半導体基板上に
形成する工程と、全面に第２の膜を形成した後、この第
２の膜を異方性エッチングすることにより、前記凹部の
側壁に前記第２の膜を選択的に残置させる工程と、前記
第１および第２の膜をマスクにして、前記半導体基板中
に不純物イオンを注入して、前記内部埋め込みコレクタ
領域を形成する工程とを含むことを特徴とする。
（作用） 本発明によれば、内部埋め込みコレクタ領域の幅を狭
くすることにより、トランジスタ真性領域において生じ
るカーク効果を抑制すると共に、周辺領域における本来
トランジスタ動作と無関係なpn接合の接合容量を低減す
ることが可能となる。さらに、外部ベースから真性内部
ベース領域に至る領域のベース抵抗が低減できるので、
スイッチング速度の大幅は改善が可能となる。
くすることにより、トランジスタ真性領域において生じ
るカーク効果を抑制すると共に、周辺領域における本来
トランジスタ動作と無関係なpn接合の接合容量を低減す
ることが可能となる。さらに、外部ベースから真性内部
ベース領域に至る領域のベース抵抗が低減できるので、
スイッチング速度の大幅は改善が可能となる。
そして、本発明ではこのような作用効果を奏するバイ
ポーラトランジスタを製造するために、特に内部埋め込
みコレクタ領域を形成するために、その形成領域上に凹
部を有する第１の膜を半導体基板上に形成し、次いで全
面に第２の膜を形成した後、この第２の膜を異方性エッ
チングすることにより、前記凹部の側壁に第２の膜を選
択的に残置させ、次いで第１の膜および第２の膜をマス
クにして、半導体基板中に不純物イオンを注入してい
る。
ポーラトランジスタを製造するために、特に内部埋め込
みコレクタ領域を形成するために、その形成領域上に凹
部を有する第１の膜を半導体基板上に形成し、次いで全
面に第２の膜を形成した後、この第２の膜を異方性エッ
チングすることにより、前記凹部の側壁に第２の膜を選
択的に残置させ、次いで第１の膜および第２の膜をマス
クにして、半導体基板中に不純物イオンを注入してい
る。
本発明では第２の膜を異方性エッチングしているの
で、凹部の側壁に残置する第２の膜により規定される凹
部底部の露出面の幅を精度良く狭くすることができる。
で、凹部の側壁に残置する第２の膜により規定される凹
部底部の露出面の幅を精度良く狭くすることができる。
したがって、第１および第２の膜をマスクに用いて不
純物を基板中に導入することによって、エミッタ領域よ
りも幅の狭い内部埋め込みコレクタ領域を容易に形成で
きる。
純物を基板中に導入することによって、エミッタ領域よ
りも幅の狭い内部埋め込みコレクタ領域を容易に形成で
きる。
しかも、本発明では不純物の導入にイオン注入を用い
ているので、内部埋め込みコレクタ領域の形成位置を容
易に制御できる。このようにして本発明によれば、カー
ク効果の抑制に重要な内部埋め込みコレクタ領域の幅等
を精度良く形成できるようになる。
ているので、内部埋め込みコレクタ領域の形成位置を容
易に制御できる。このようにして本発明によれば、カー
ク効果の抑制に重要な内部埋め込みコレクタ領域の幅等
を精度良く形成できるようになる。
（実施例） 以下、本発明の詳細を図示の実施例によって説明す
る。
る。
第１図は本発明の一実施例に係わるバイポーラトラン
ジスタの概略構成を示す断面図である。図中１はｐ型Si
基板、２はn+型コレクタ埋め込み層、３はｎ型外部コレ
クタ領域、４はSiO2膜、５はp+型外部ベース領域、６は
n+型内部コレクタ領域、７はｐ型内部ベース領域、８は
n+型エミッタ領域、９はエミッタ多結晶シリコン、10は
ベース引出し多結晶シリコン、11はエミッタ電極、12は
ベース電極、13は内部ベース・外部ベース連結領域であ
る。
ジスタの概略構成を示す断面図である。図中１はｐ型Si
基板、２はn+型コレクタ埋め込み層、３はｎ型外部コレ
クタ領域、４はSiO2膜、５はp+型外部ベース領域、６は
n+型内部コレクタ領域、７はｐ型内部ベース領域、８は
n+型エミッタ領域、９はエミッタ多結晶シリコン、10は
ベース引出し多結晶シリコン、11はエミッタ電極、12は
ベース電極、13は内部ベース・外部ベース連結領域であ
る。
ここで、内部コレクタ領域６はエミッタ領域８の直下
に位置し、且つベース・エミッタ接合の幅よりも狭くな
っている。さらに、内部コレクタ領域６の比抵抗は、外
部コレクタ領域３の比抵抗よりも小さいものとなってい
る。
に位置し、且つベース・エミッタ接合の幅よりも狭くな
っている。さらに、内部コレクタ領域６の比抵抗は、外
部コレクタ領域３の比抵抗よりも小さいものとなってい
る。
第２図は第１図におけるトランジスタの各部の不純物
濃度分布を模式的に示したものである。トランジスタ中
央部Ａ−A'における不純物分布は、第２図（ａ）に示す
如く外部コレクタ領域３の不純物濃度が他のｎ型領域
（埋め込み領域２及び内部コレクタ領域６）よりも低く
なっている。また、Ｂ−B'およびＣ−C'における不純物
分布は、第２図（ｂ）に示す如くなっており、n+型エミ
ッタ領域８の幅に比してn+型コレクタ領域６の幅が狭く
なっていることが判る。
濃度分布を模式的に示したものである。トランジスタ中
央部Ａ−A'における不純物分布は、第２図（ａ）に示す
如く外部コレクタ領域３の不純物濃度が他のｎ型領域
（埋め込み領域２及び内部コレクタ領域６）よりも低く
なっている。また、Ｂ−B'およびＣ−C'における不純物
分布は、第２図（ｂ）に示す如くなっており、n+型エミ
ッタ領域８の幅に比してn+型コレクタ領域６の幅が狭く
なっていることが判る。
本発明の特徴は、カーク効果を抑制するための高濃度
不純物領域（第１図，第２図（ｂ）のＣ−C'）の基板水
平方向の幅をエミッタ領域と幅と（第１図，第２図
（ｂ）のＢ−B'）と同等か若しくはそれ以下にする規定
を明確にしたことにある。これにより、本来トランジス
タ動作と無関係なpn接合の接合容量、つまりベース・コ
レクタ接合容量を低減している。
不純物領域（第１図，第２図（ｂ）のＣ−C'）の基板水
平方向の幅をエミッタ領域と幅と（第１図，第２図
（ｂ）のＢ−B'）と同等か若しくはそれ以下にする規定
を明確にしたことにある。これにより、本来トランジス
タ動作と無関係なpn接合の接合容量、つまりベース・コ
レクタ接合容量を低減している。
次に、上記実施例構造のバイポーラトランジスタの製
造方法について説明する。
造方法について説明する。
まず、第３図（ａ）に示す如く、ｎ型Siエピタキシャ
ル基板21上に酸化膜221と窒化膜222からなる積層絶縁膜
22を形成し、この上にボロンをドープした第１層多結晶
シリコン膜23を4000Åの厚さに堆積する。ここで、ｎ型
Siエピタキシャル基板21は前記第１図のｎ型外部コレク
タ領域３に相当するものであり、第１図と同様にｐ型Si
基板上にn+型埋め込み層を介してｎ型層を形成したもの
であってもよい。
ル基板21上に酸化膜221と窒化膜222からなる積層絶縁膜
22を形成し、この上にボロンをドープした第１層多結晶
シリコン膜23を4000Åの厚さに堆積する。ここで、ｎ型
Siエピタキシャル基板21は前記第１図のｎ型外部コレク
タ領域３に相当するものであり、第１図と同様にｐ型Si
基板上にn+型埋め込み層を介してｎ型層を形成したもの
であってもよい。
次いで、第３図（ｂ）に示す如く、多結晶シリコン膜
23上にフォトレジスト24を塗布し、このレジストをパタ
ーニングしたのち、反応性イオンエッチング法により多
結晶シリコン膜23をエッチングして、開口を形成する。
続いて、第３図（ｃ）に示す如く、フォトレジスト24を
除去した後、熱酸化を行って、多結晶シリコン膜23の表
面に酸化膜25を形成する。その後、第３図（ｄ）に示す
如く、窒化膜222及び酸化膜221を、アンダーカット部26
が生じるようにエッチングする。
23上にフォトレジスト24を塗布し、このレジストをパタ
ーニングしたのち、反応性イオンエッチング法により多
結晶シリコン膜23をエッチングして、開口を形成する。
続いて、第３図（ｃ）に示す如く、フォトレジスト24を
除去した後、熱酸化を行って、多結晶シリコン膜23の表
面に酸化膜25を形成する。その後、第３図（ｄ）に示す
如く、窒化膜222及び酸化膜221を、アンダーカット部26
が生じるようにエッチングする。
次いで、第３図（ｅ）に示す如く、アンドープの第２
層多結晶シリコン膜27を、アンダーカット部26が埋まる
ように形成する。この多結晶シリコン膜27の形成には、
例えばCVD法を用いる。次いで、第３（ｆ）に示す如
く、高温熱処理により、多結晶シリコン膜23のボロンを
多結晶シリコン膜27の一部に拡散させ、更に基板21に拡
散させてｐ型の外部ベース領域28を形成する。このと
き、第２層多結晶シリコン膜27は、アンダーカット部26
の領域272にボロンがドープされ、それ以外の領域271は
アンドープのまま保たれる。
層多結晶シリコン膜27を、アンダーカット部26が埋まる
ように形成する。この多結晶シリコン膜27の形成には、
例えばCVD法を用いる。次いで、第３（ｆ）に示す如
く、高温熱処理により、多結晶シリコン膜23のボロンを
多結晶シリコン膜27の一部に拡散させ、更に基板21に拡
散させてｐ型の外部ベース領域28を形成する。このと
き、第２層多結晶シリコン膜27は、アンダーカット部26
の領域272にボロンがドープされ、それ以外の領域271は
アンドープのまま保たれる。
次いで、ヒドラジンを混入させたエッチング液を用い
て、第３図（ｇ）に示す如く、多結晶シリコン膜27のア
ンドープ領域271を選択的にエッチング除去して、基板
面を露出させる。続いて、第３図（ｈ）に示す如く熱酸
化して、基板露出面及び多結晶シリコン膜表面にそれぞ
れ酸化膜291，292を形成する。このとき、多結晶シリコ
ン膜表面の酸化膜292は基板面の酸化膜291に比べて膜厚
が十分に大きくなる。また、この際の熱処理により基板
中のｐ型不純物は再拡散され、ｐ型外部ベース領域28は
拡散深さが大きくなる。その後、ボロンイオンの注入に
より内部ベース領域30を形成する。
て、第３図（ｇ）に示す如く、多結晶シリコン膜27のア
ンドープ領域271を選択的にエッチング除去して、基板
面を露出させる。続いて、第３図（ｈ）に示す如く熱酸
化して、基板露出面及び多結晶シリコン膜表面にそれぞ
れ酸化膜291，292を形成する。このとき、多結晶シリコ
ン膜表面の酸化膜292は基板面の酸化膜291に比べて膜厚
が十分に大きくなる。また、この際の熱処理により基板
中のｐ型不純物は再拡散され、ｐ型外部ベース領域28は
拡散深さが大きくなる。その後、ボロンイオンの注入に
より内部ベース領域30を形成する。
次いで、アンドープの多結晶シリコン膜を全面に堆積
させたのち、異方性のエッチングにより第３図（ｉ）に
示す如くサイドウォール34を残して、多結晶シリコン膜
を除去する。その後、第３図（ｊ）に示す如く、基板中
に燐イオンを注入してn+型内部埋め込みコレクタ領域35
を形成する。この際、燐のピーク濃度は１×1017cm-3と
なるようにする。
させたのち、異方性のエッチングにより第３図（ｉ）に
示す如くサイドウォール34を残して、多結晶シリコン膜
を除去する。その後、第３図（ｊ）に示す如く、基板中
に燐イオンを注入してn+型内部埋め込みコレクタ領域35
を形成する。この際、燐のピーク濃度は１×1017cm-3と
なるようにする。
次いで、第３図（ｋ）に示す如く、基板面の薄い酸化
膜291をHFによりエッチング除去する。さらに、砒素を
１×1020cm-3ドープした第３層多結晶シリコン膜31を堆
積してパターン形成し、熱処理を行って砒素を基板に拡
散させてn+型のエミッタ領域32を形成する。このとき、
砒素の拡散速度は燐のそれよりも低いがピーク濃度にお
いて、エミッタの砒素は１×1020cm-3、内部埋め込みコ
レクタの燐は1017cm-3であることから、内部埋め込みコ
レクタ領域35の幅はエミッタ領域32の幅よりも狭くな
る。
膜291をHFによりエッチング除去する。さらに、砒素を
１×1020cm-3ドープした第３層多結晶シリコン膜31を堆
積してパターン形成し、熱処理を行って砒素を基板に拡
散させてn+型のエミッタ領域32を形成する。このとき、
砒素の拡散速度は燐のそれよりも低いがピーク濃度にお
いて、エミッタの砒素は１×1020cm-3、内部埋め込みコ
レクタの燐は1017cm-3であることから、内部埋め込みコ
レクタ領域35の幅はエミッタ領域32の幅よりも狭くな
る。
これ以降は、第３図（ｌ）に示す如く、酸化膜292に
コンタクト孔を形成し、Alを堆積パターニングして、ベ
ース電極331びエミッタ電極332を形成することにより、
前記第１図と同様の構成のバイポーラトランジスタが完
成する。
コンタクト孔を形成し、Alを堆積パターニングして、ベ
ース電極331びエミッタ電極332を形成することにより、
前記第１図と同様の構成のバイポーラトランジスタが完
成する。
次に、本実施例によりトランジスタのスイッチング特
性及びエミッタカップルドロジックにより形成した51段
リング発振器のゲート遅延時間が大幅に改善されること
を第４図及び第５図を参照して説明する。本実施例の比
較として、従来の技術である前述の小中等の発表してい
る技術と同等のものを使って作成したバイポーラトラン
ジスタの特性も合わせて記入する。
性及びエミッタカップルドロジックにより形成した51段
リング発振器のゲート遅延時間が大幅に改善されること
を第４図及び第５図を参照して説明する。本実施例の比
較として、従来の技術である前述の小中等の発表してい
る技術と同等のものを使って作成したバイポーラトラン
ジスタの特性も合わせて記入する。
第４図はカットオフ周波数のコレクタ電流依存性を示
す特性図である。本実施例はエミッタ幅は0.4μｍであ
る。従来技術と比較して、本実施例によるトランジスタ
は、低注入領域での特性が改善されている。また、高注
入領域のカットオフ周波数は基本的に変化ない。これ
は、コレクタのエミッタ直下領域周辺でカーク効果が生
じても、この領域の過剰キャリアの充放電は速く応答す
ることを示している。第５図は消費電力に対するゲート
遅延時間を示す特性図である。この図から実施例トラン
ジスタは、カットオフ周波数及びベース抵抗が改善さ
れ、従来よりも高速なゲートが形成されているのが判
る。
す特性図である。本実施例はエミッタ幅は0.4μｍであ
る。従来技術と比較して、本実施例によるトランジスタ
は、低注入領域での特性が改善されている。また、高注
入領域のカットオフ周波数は基本的に変化ない。これ
は、コレクタのエミッタ直下領域周辺でカーク効果が生
じても、この領域の過剰キャリアの充放電は速く応答す
ることを示している。第５図は消費電力に対するゲート
遅延時間を示す特性図である。この図から実施例トラン
ジスタは、カットオフ周波数及びベース抵抗が改善さ
れ、従来よりも高速なゲートが形成されているのが判
る。
このように本実施例によれば、ベース抵抗及びベース
・コレクタ接合容量を増加させ過ぎることなく、効果的
にカーク効果を抑制することができるので、トランジス
タ回路のスイッチング速度の大幅な改善をはかることが
可能となる。特に、低注入領域におけるトランジスタ動
作速度の高速化をはかり得、その効果は絶大である。ま
た、内部埋め込みコレクタ領域の幅をエミッタ領域の幅
よりも狭くするのみで簡易に実現し得る等の利点もあ
る。
・コレクタ接合容量を増加させ過ぎることなく、効果的
にカーク効果を抑制することができるので、トランジス
タ回路のスイッチング速度の大幅な改善をはかることが
可能となる。特に、低注入領域におけるトランジスタ動
作速度の高速化をはかり得、その効果は絶大である。ま
た、内部埋め込みコレクタ領域の幅をエミッタ領域の幅
よりも狭くするのみで簡易に実現し得る等の利点もあ
る。
第６図は本発明の他の実施例を説明するための工程断
面図である。なお、第３図と同一部分には同一符号を付
してその詳しい説明は省略する。
面図である。なお、第３図と同一部分には同一符号を付
してその詳しい説明は省略する。
この実施例が先に説明した実施例と異なる点は、エミ
ッタ幅をより広くしたことにある。即ち、第６図（ａ）
に示す如く、前記第３図（ｊ）に示す工程までは同様と
する。その後、第６図（ｂ）に示す如く、異方性のイオ
ンエッチングにより、サイドウィール34を更に削り取り
開口部36の幅を広げる。これにより、エミッタ幅を抑制
し、内部埋め込みコレクタ領域35の幅に比してエミッタ
領域32の幅を先に実施例よりも広くすることが可能とな
る。
ッタ幅をより広くしたことにある。即ち、第６図（ａ）
に示す如く、前記第３図（ｊ）に示す工程までは同様と
する。その後、第６図（ｂ）に示す如く、異方性のイオ
ンエッチングにより、サイドウィール34を更に削り取り
開口部36の幅を広げる。これにより、エミッタ幅を抑制
し、内部埋め込みコレクタ領域35の幅に比してエミッタ
領域32の幅を先に実施例よりも広くすることが可能とな
る。
これ以降は、第６図（ｃ）（ｄ）に示す如く、先の実
施例と同様にエミッタ多結晶シリコン31,エミッタ拡散
領域32,ベース電極331，エミッタ電極332など形成する
ことにより、バイポーラトランジスタが実現されること
になる。
施例と同様にエミッタ多結晶シリコン31,エミッタ拡散
領域32,ベース電極331，エミッタ電極332など形成する
ことにより、バイポーラトランジスタが実現されること
になる。
なお、本発明は上述した各実施例に限定されるもので
はない。実施例では内部ベース領域形成後に内部埋め込
みコレクタ領域を形成したが、これは順序を変えて形成
しても良い。また、いかなるセルフアライン技術を用い
たバイポーラトランジスタにおいても、実施例に用いた
工程の一部を適用することは可能であり、本発明の構造
を形成することができる。また、実施例ではnpnのトラ
ンジスタについて述べたが、本発明はpnpトランジスタ
にも適用され、さらに半導体材料もシリコンに限定され
るものではない。その他、本発明の要旨を逸脱しない範
囲で、種々変形して実施することができる。
はない。実施例では内部ベース領域形成後に内部埋め込
みコレクタ領域を形成したが、これは順序を変えて形成
しても良い。また、いかなるセルフアライン技術を用い
たバイポーラトランジスタにおいても、実施例に用いた
工程の一部を適用することは可能であり、本発明の構造
を形成することができる。また、実施例ではnpnのトラ
ンジスタについて述べたが、本発明はpnpトランジスタ
にも適用され、さらに半導体材料もシリコンに限定され
るものではない。その他、本発明の要旨を逸脱しない範
囲で、種々変形して実施することができる。
［発明の効果］ 以上詳述したように本発明によれば、カーク効果を抑
制するための高濃度不純物領域の基板水平方向の幅を内
部埋め込みコレクタ領域がベース・エミッタ接合の幅よ
りも狭くなるように規定することにより、カーク効果を
抑制しつつも、接合容量を増加させ過ぎること無く、低
注入領域から高注入領域に亘って動作速度を大幅に改善
せしめ、且つトランジスタ回路の遅延時間に大きな影響
を及ぼすベース抵抗を低減させることができるバイポー
ラトランジスタの実現に有効なバイポーラトランジスタ
の製造方法を提供できるようになる。
制するための高濃度不純物領域の基板水平方向の幅を内
部埋め込みコレクタ領域がベース・エミッタ接合の幅よ
りも狭くなるように規定することにより、カーク効果を
抑制しつつも、接合容量を増加させ過ぎること無く、低
注入領域から高注入領域に亘って動作速度を大幅に改善
せしめ、且つトランジスタ回路の遅延時間に大きな影響
を及ぼすベース抵抗を低減させることができるバイポー
ラトランジスタの実現に有効なバイポーラトランジスタ
の製造方法を提供できるようになる。
第１図は本発明の一実施例に係わるバイポーラトランジ
スタの概略構成を示す断面図、第２図は上記トランジス
タの不純物分布特性を示す特性図、第３図は上記トラン
ジスタの製造工程を示す断面図、第４図はカットオフ周
波数のコレクタ電流依存性を示す特性図、第５図はリン
グ発振器のゲート遅延時間特性を示す特性図、第６図は
本発明の他の実施例を説明するための工程断面図、第７
図及び第８図は従来構造を示す模式図である。 １…ｐ型Si基板、２…n+型埋め込み層、３…ｎ型外部コ
レクタ領域、４…絶縁層、５…p+型外部ベース領域、６
…n+型内部埋め込みコレクタ領域、７…内部ベース領
域、８…エミッタ領域、９…エミッタ多結晶シリコン、
10…ベース引出し多結晶シリコン、11…エミッタ電極、
12…ベース電極、13…内部ベース・外部ベース連結領
域。
スタの概略構成を示す断面図、第２図は上記トランジス
タの不純物分布特性を示す特性図、第３図は上記トラン
ジスタの製造工程を示す断面図、第４図はカットオフ周
波数のコレクタ電流依存性を示す特性図、第５図はリン
グ発振器のゲート遅延時間特性を示す特性図、第６図は
本発明の他の実施例を説明するための工程断面図、第７
図及び第８図は従来構造を示す模式図である。 １…ｐ型Si基板、２…n+型埋め込み層、３…ｎ型外部コ
レクタ領域、４…絶縁層、５…p+型外部ベース領域、６
…n+型内部埋め込みコレクタ領域、７…内部ベース領
域、８…エミッタ領域、９…エミッタ多結晶シリコン、
10…ベース引出し多結晶シリコン、11…エミッタ電極、
12…ベース電極、13…内部ベース・外部ベース連結領
域。
Claims (2)
- 【請求項１】半導体基板上に、第１導電型コレクタ領
域、第２導電型ベース領域、第１導電型エミッタ領域を
上記順に積層し、且つベース領域を側方部で取り囲み、
ベース領域にはオーム接合、コレクタ領域にはpn接合を
与える外部ベース領域を設け、且つ前記エミッタ領域直
下に前記半導体基板の表面に対して平行方向の幅が前記
エミッタ領域のそれよりも狭い内部埋め込みコレクタ領
域を設け、且つこの内部埋め込みコレクタ領域の周囲に
該内部埋め込みコレクタ領域よりも比抵抗が高い外部コ
レクタ領域を設けてなるバイポーラトランジスタの製造
方法であって、 前記内部埋め込みコレクタ領域の形成工程は、 前記内部埋め込みコレクタ領域の形成領域上に凹部を有
する第１の膜を前記半導体基板上に形成する工程と、 全面に第２の膜を形成した後、この第２の膜を異方性エ
ッチングすることにより、前記凹部の側壁に前記第２の
膜を選択的に残置させる工程と、 前記第１および第２の膜をマスクにして、前記半導体基
板中に不純物イオンを注入して、前記内部埋め込みコレ
クタ領域を形成する工程とを含むことを特徴とするバイ
ポーラトランジスタの製造方法。 - 【請求項２】前記内部埋め込みコレクタ領域を前記第２
導電型ベース領域に接するように形成することを特徴と
する請求項１に記載のバイポーラトランジスタの製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63023010A JP2728671B2 (ja) | 1988-02-03 | 1988-02-03 | バイポーラトランジスタの製造方法 |
| US07/305,026 US4996581A (en) | 1988-02-03 | 1989-02-02 | Bipolar transistor |
| DE3903284A DE3903284A1 (de) | 1988-02-03 | 1989-02-03 | Bipolartransistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63023010A JP2728671B2 (ja) | 1988-02-03 | 1988-02-03 | バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01198069A JPH01198069A (ja) | 1989-08-09 |
| JP2728671B2 true JP2728671B2 (ja) | 1998-03-18 |
Family
ID=12098523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63023010A Expired - Fee Related JP2728671B2 (ja) | 1988-02-03 | 1988-02-03 | バイポーラトランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4996581A (ja) |
| JP (1) | JP2728671B2 (ja) |
| DE (1) | DE3903284A1 (ja) |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296391A (en) * | 1982-03-24 | 1994-03-22 | Nec Corporation | Method of manufacturing a bipolar transistor having thin base region |
| JPH0263128A (ja) * | 1988-08-29 | 1990-03-02 | Fujitsu Ltd | バイポーラトランジスタの製造方法 |
| KR910013440A (ko) * | 1989-12-19 | 1991-08-08 | 가마이 고로 | 이방성 도전막 및 그 제조공정 |
| US5188702A (en) * | 1989-12-19 | 1993-02-23 | Nitto Denko Corporation | Process for producing an anisotropic conductive film |
| US5148252A (en) * | 1990-02-13 | 1992-09-15 | Kabushiki Kaisha Toshiba | Bipolar transistor |
| US5175606A (en) * | 1990-08-27 | 1992-12-29 | Taiwan Semiconductor Manufacturing Company | Reverse self-aligned BiMOS transistor integrated circuit |
| US5235204A (en) * | 1990-08-27 | 1993-08-10 | Taiwan Semiconductor Manufacturing Company | Reverse self-aligned transistor integrated circuit |
| US5374846A (en) * | 1990-08-31 | 1994-12-20 | Nec Corporation | Bipolar transistor with a particular base and collector regions |
| EP0476412B1 (en) * | 1990-08-31 | 1998-12-09 | Nec Corporation | Bipolar transistor and fabrication method thereof |
| JP2554813B2 (ja) * | 1991-01-07 | 1996-11-20 | 株式会社東芝 | 高速バイポ−ラトランジスタの製造方法 |
| US5244533A (en) * | 1991-01-07 | 1993-09-14 | Kabushiki Kaisha Toshiba | Method of manufacturing bipolar transistor operated at high speed |
| US5311054A (en) * | 1991-03-25 | 1994-05-10 | Harris Corporation | Graded collector for inductive loads |
| US5391503A (en) * | 1991-05-13 | 1995-02-21 | Sony Corporation | Method of forming a stacked semiconductor device wherein semiconductor layers and insulating films are sequentially stacked and forming openings through such films and etchings using one of the insulating films as a mask |
| DE59209978D1 (de) * | 1991-09-23 | 2003-03-27 | Infineon Technologies Ag | Verfahren zur Herstellung eines MOS-Transistors |
| EP0609351A4 (en) * | 1991-10-23 | 1995-01-04 | Microunity Systems Eng | BOPOLAR TRANSISTOR WITH IMPROVED CURRENT GAIN AND BREAKTHROUGH CHARACTERISTICS. |
| US5274267A (en) * | 1992-01-31 | 1993-12-28 | International Business Machines Corporation | Bipolar transistor with low extrinsic base resistance and low noise |
| KR940704062A (ko) * | 1992-02-25 | 1994-12-12 | 존 무소리스 | 억제된 커크효과를 나타내는 바이포울러 접합 트랜지스터(bipolar junction transistor exhibiting suppressed kirk effect) |
| US5302534A (en) * | 1992-03-02 | 1994-04-12 | Motorola, Inc. | Forming a vertical PNP transistor |
| US5213989A (en) * | 1992-06-24 | 1993-05-25 | Motorola, Inc. | Method for forming a grown bipolar electrode contact using a sidewall seed |
| US5480815A (en) * | 1992-08-19 | 1996-01-02 | Nec Corporation | Method of manufacturing a biopolar transistor in which an emitter region is formed by impurities supplied from double layered polysilicon |
| US5320972A (en) * | 1993-01-07 | 1994-06-14 | Northern Telecom Limited | Method of forming a bipolar transistor |
| US5294558A (en) * | 1993-06-01 | 1994-03-15 | International Business Machines Corporation | Method of making double-self-aligned bipolar transistor structure |
| US5444003A (en) * | 1993-06-23 | 1995-08-22 | Vlsi Technology, Inc. | Method and structure for creating a self-aligned bicmos-compatible bipolar transistor with a laterally graded emitter structure |
| JPH07169771A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | 半導体装置及びその製造方法 |
| JP3223693B2 (ja) * | 1994-03-18 | 2001-10-29 | 株式会社日立製作所 | バイポーラ素子 |
| US5581115A (en) * | 1994-10-07 | 1996-12-03 | National Semiconductor Corporation | Bipolar transistors using isolated selective doping to improve performance characteristics |
| WO1997027630A1 (en) * | 1994-10-07 | 1997-07-31 | National Semiconductor Corporation | Bipolar transistor having a collector region with selective doping profile and process for manufacturing the same |
| US5516710A (en) * | 1994-11-10 | 1996-05-14 | Northern Telecom Limited | Method of forming a transistor |
| JP2669377B2 (ja) * | 1995-01-30 | 1997-10-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2748898B2 (ja) * | 1995-08-31 | 1998-05-13 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| EP0834189B1 (en) * | 1996-03-29 | 2004-07-14 | Koninklijke Philips Electronics N.V. | Manufacture of a semiconductor device with an epitaxial semiconductor zone |
| KR100245813B1 (ko) * | 1997-05-28 | 2000-03-02 | 윤종용 | 자기정합형 더블 폴리실리콘 바이폴라 트랜지스터및 그의 제조방법 |
| US6320261B1 (en) | 1998-04-21 | 2001-11-20 | Micron Technology, Inc. | High aspect ratio metallization structures for shallow junction devices, and methods of forming the same |
| US6121134A (en) * | 1998-04-21 | 2000-09-19 | Micron Technology, Inc. | High aspect ratio metallization structures and processes for fabricating the same |
| KR100270965B1 (ko) * | 1998-11-07 | 2000-12-01 | 윤종용 | 고속 바이폴라 트랜지스터 및 그 제조방법 |
| EP1082758A2 (en) * | 1998-11-13 | 2001-03-14 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device comprising a bipolar transistor |
| US6448160B1 (en) * | 1999-04-01 | 2002-09-10 | Apd Semiconductor, Inc. | Method of fabricating power rectifier device to vary operating parameters and resulting device |
| US6043130A (en) * | 1999-05-17 | 2000-03-28 | National Semiconductor Corporation | Process for forming bipolar transistor compatible with CMOS utilizing tilted ion implanted base |
| US6262472B1 (en) | 1999-05-17 | 2001-07-17 | National Semiconductor Corporation | Bipolar transistor compatible with CMOS utilizing tilted ion implanted base |
| ATE411616T1 (de) * | 2001-08-06 | 2008-10-15 | Nxp Bv | Bipolartransistor, halbleiterbauelement und diesbezügliches herstellungsverfahren |
| KR100922423B1 (ko) * | 2002-09-06 | 2009-10-16 | 페어차일드코리아반도체 주식회사 | 바이폴라 트랜지스터 및 그 제조방법 |
| US8643055B2 (en) * | 2007-09-26 | 2014-02-04 | Stmicroelectronics N.V. | Series current limiter device |
| EP2232559B1 (en) * | 2007-09-26 | 2019-05-15 | STMicroelectronics N.V. | Adjustable field effect rectifier |
| US8148748B2 (en) | 2007-09-26 | 2012-04-03 | Stmicroelectronics N.V. | Adjustable field effect rectifier |
| WO2010080855A2 (en) * | 2009-01-06 | 2010-07-15 | Lakota Technologies Inc. | Self-bootstrapping field effect diode structures and methods |
| SE535380C2 (sv) * | 2011-01-31 | 2012-07-17 | Fairchild Semiconductor | Bipolär transistor i kiselkarbid med övervuxen emitter |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3717515A (en) * | 1969-11-10 | 1973-02-20 | Ibm | Process for fabricating a pedestal transistor |
| BE758683A (fr) * | 1969-11-10 | 1971-05-10 | Ibm | Procede de fabrication d'un dispositif monolithique auto-isolant et structure de transistor a socle |
| JPS515753B1 (ja) * | 1970-06-25 | 1976-02-23 | ||
| DE2805008A1 (de) * | 1978-02-06 | 1979-08-09 | Siemens Ag | Hochfrequenztransistor |
| JPS54128683A (en) * | 1978-03-27 | 1979-10-05 | Ibm | Method of fabricating emitterrbase matching bipolar transistor |
| JPS55128869A (en) * | 1979-03-26 | 1980-10-06 | Mitsubishi Electric Corp | Semiconductor device and method of fabricating the same |
| DE3029553A1 (de) * | 1980-08-04 | 1982-03-11 | Siemens AG, 1000 Berlin und 8000 München | Transistoranordnung mit hoher kollektor-emitter-durchbruchsspannung |
| JPS56153775A (en) * | 1981-03-23 | 1981-11-27 | Semiconductor Res Found | Semiconductor integrated circuit |
| US4495512A (en) * | 1982-06-07 | 1985-01-22 | International Business Machines Corporation | Self-aligned bipolar transistor with inverted polycide base contact |
| US4532003A (en) * | 1982-08-09 | 1985-07-30 | Harris Corporation | Method of fabrication bipolar transistor with improved base collector breakdown voltage and collector series resistance |
| US4752817A (en) * | 1983-08-26 | 1988-06-21 | International Business Machines Corporation | High performance integrated circuit having modified extrinsic base |
| US4639761A (en) * | 1983-12-16 | 1987-01-27 | North American Philips Corporation | Combined bipolar-field effect transistor resurf devices |
| JPS60175453A (ja) * | 1984-02-20 | 1985-09-09 | Matsushita Electronics Corp | トランジスタの製造方法 |
| US4692348A (en) * | 1984-06-21 | 1987-09-08 | International Business Machines Corporation | Low temperature shallow doping technique |
| JPS6146063A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体装置の製造方法 |
| FR2570879B1 (fr) * | 1984-09-21 | 1987-05-22 | Thomson Csf | Transistor bipolaire de puissance utilisable en commutation |
| JPS61161761A (ja) * | 1985-01-10 | 1986-07-22 | Nec Corp | 半導体装置 |
| US4706378A (en) * | 1985-01-30 | 1987-11-17 | Texas Instruments Incorporated | Method of making vertical bipolar transistor having base above buried nitride dielectric formed by deep implantation |
| US4571817A (en) * | 1985-03-15 | 1986-02-25 | Motorola, Inc. | Method of making closely spaced contacts to PN-junction using stacked polysilicon layers, differential etching and ion implantations |
| US4644383A (en) * | 1985-04-08 | 1987-02-17 | Harris Corporation | Subcollector for oxide and junction isolated IC's |
| JP2505159B2 (ja) * | 1986-06-18 | 1996-06-05 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPS63289859A (ja) * | 1987-05-21 | 1988-11-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| US4839305A (en) * | 1988-06-28 | 1989-06-13 | Texas Instruments Incorporated | Method of making single polysilicon self-aligned transistor |
-
1988
- 1988-02-03 JP JP63023010A patent/JP2728671B2/ja not_active Expired - Fee Related
-
1989
- 1989-02-02 US US07/305,026 patent/US4996581A/en not_active Expired - Lifetime
- 1989-02-03 DE DE3903284A patent/DE3903284A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| DE3903284A1 (de) | 1989-08-17 |
| US4996581A (en) | 1991-02-26 |
| JPH01198069A (ja) | 1989-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2728671B2 (ja) | バイポーラトランジスタの製造方法 | |
| US4339767A (en) | High performance PNP and NPN transistor structure | |
| US4378630A (en) | Process for fabricating a high performance PNP and NPN structure | |
| EP0147249B1 (en) | Method of manufacturing transistor structures having junctions bound by insulating layers, and resulting structures | |
| JP2002525874A (ja) | バイポーラトランジスタ及びその製造方法 | |
| JPH0241170B2 (ja) | ||
| JP2001267330A (ja) | バイポーラトランジスタおよびその製造方法 | |
| JPS6119171A (ja) | 縦型ｎｐｎトランジスタ構造体 | |
| KR100486112B1 (ko) | 바이 씨 모스 트랜지스터의 제조방법 | |
| JP2001196382A (ja) | 半導体装置及びその製造方法 | |
| JP2528559B2 (ja) | ラテラルバイポ―ラトランジスタの製造方法 | |
| JPS6173371A (ja) | 半導体装置およびその製造方法 | |
| JPH05218319A (ja) | 半導体装置の製造方法 | |
| JP2586309B2 (ja) | バイポーラ型半導体装置の製造方法 | |
| KR100361697B1 (ko) | 이종접합 바이폴라 소자 및 그 제조방법 | |
| JP2522383B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3063122B2 (ja) | 半導体装置およびその製造方法 | |
| JP3083542B2 (ja) | バイポーラ型半導体集積回路装置の製造方法 | |
| JPH04241422A (ja) | 半導体集積回路装置 | |
| JPH02152240A (ja) | 半導体装置の製造方法 | |
| JPH05275633A (ja) | 半導体装置及びその製造方法 | |
| JPH03131037A (ja) | 半導体装置の製造方法 | |
| JPH0355847A (ja) | 半導体装置及びその製造方法 | |
| JPH02203533A (ja) | バイポーラトランジスタ | |
| JPH0629304A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |