JP2554813B2 - 高速バイポ−ラトランジスタの製造方法 - Google Patents

高速バイポ−ラトランジスタの製造方法

Info

Publication number
JP2554813B2
JP2554813B2 JP3343198A JP34319891A JP2554813B2 JP 2554813 B2 JP2554813 B2 JP 2554813B2 JP 3343198 A JP3343198 A JP 3343198A JP 34319891 A JP34319891 A JP 34319891A JP 2554813 B2 JP2554813 B2 JP 2554813B2
Authority
JP
Japan
Prior art keywords
film
forming
semiconductor film
oxide film
impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP3343198A
Other languages
English (en)
Other versions
JPH0541389A (ja
Inventor
幸治 木村
辰一 高
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to US07/815,786 priority Critical patent/US5244533A/en
Publication of JPH0541389A publication Critical patent/JPH0541389A/ja
Application granted granted Critical
Publication of JP2554813B2 publication Critical patent/JP2554813B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Bipolar Transistors (AREA)
  • Weting (AREA)
  • Formation Of Insulating Films (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は,高速度で動作するバイ
ポ−ラトランジスタの製造方法に関する。
【0002】
【従来の技術】従来,二層ポリシリコン・セルフアライ
ン型のバイポ−ラトランジスタのうち,最終的なエミッ
タ幅を規定するサイドウォ−ルを形成した後に内部ベ−
ス領域を形成するトランジスタの場合には,当該サイド
ウォ−ル直下に内部ベ−ス領域と同じ導電型の不純物拡
散層が形成され難い。つまり,内部ベ−ス領域と外部ベ
−ス領域が電気的に分離されてしまうことがある。そこ
で,当該トランジスタには,内部ベ−ス領域と外部ベ−
ス領域を結合するためのリンク領域を形成することが必
要となる。そして,前記リンク領域には,バイポ−ラト
ランジスタを高速度に動作させるため,抵抗値が小さい
ことが要求される。
【0003】しかし,従来技術では,リンク領域のみに
高濃度な不純物を導入することが不可能である。なぜな
ら,リンク領域を形成するために不純物の導入を行う
と,内部ベ−スとなるべき領域(最終的なエミッタ開口
の直下)にも当該不純物が導入されてしまうためであ
る。つまり,リンク領域の低抵抗化には高濃度が要求さ
れるが,内部ベ−ス領域の濃度は,トランジスタの特性
を決めるものであるため,高濃度にできず,かつ,でき
るだけ浅いことが要求される。このため,リンク領域の
濃度は,内部ベ−スに影響を与えない程度に低い濃度で
なければならない。
【0004】また,リンク領域は,一般に,ボロンをイ
オン注入することによって形成される場合が多い。この
場合,浅くて,高濃度な不純物拡散層が形成され難い。
そこで,従来は,リンク領域をできるだけ浅く設定する
ために,以下の方法が検討されている。
【0005】第一の方法は,ベ−ス領域を形成する部分
に,チャネリング効果を低減する,或いはイオンの飛程
を小さくする,という効果を持つイオンの散乱層を基板
中に形成した後,イオンを打ち込み,ベ−ス領域を薄く
形成する方法である。
【0006】第二の方法は,チャネリングの制御を行
い,ボロンの実効注入エネルギ−を低くするため,不純
物にBF2 + 等のイオンを使用し,かつ,リンク領域の
直下にn型不純物として例えばリンを導入し,当該リン
ク領域の直下のコレクタの不純物の濃度を高くすること
で,結果としてリンク領域を浅くする方法である。
【0007】第三の方法は,エミッタポリシリコンの堆
積前にエミッタ開口の酸化膜をエッチングする際,基板
表面をオ−バ−エッチングすることにより,内部ベ−ス
領域表面をリンク領域表面よりも深い位置に形成し,内
部ベ−ス領域からみたリンク領域の深さを相対的に浅く
する方法である。
【0008】
【発明が解決しようとする課題】しかし,第一の方法
は,リンク領域の不純物のプロファイルが,基板の表面
部から内部へ進むにつれて,緩やかなカ−ブを描くた
め,基板の表面近傍に局所的に不純物の濃度が高いリン
ク領域を形成することができない欠点がある。また,第
二の方法は,不純物としてBF2 + を使用するため,F
(弗素)により,トランジスタの特性が劣化する欠点が
ある。さらに,第一の方法および第二の方法ともに,イ
オン注入に起因する照射損傷が避けられず,特に第二の
方法では,不純物にB(ボロン)を使用する場合に比
べ,さらに照射損傷が大きくなる欠点がある。また,第
三の方法では,基板のエッチングを精度よく行うことが
困難であるのに加え,当該エッチングの深さに応じて,
実効的なエミッタ面積が変動するという欠点がある。
【0009】本発明は,上記欠点を解決すべくなされた
もので,その目的は,内部ベ−ス領域と外部ベ−ス領域
を結合するリンク領域を,基板に照射損傷を与えること
なく,予め決められた深さに形成し,当該リンク領域の
抵抗値を低くすることである。
【0010】
【課題を解決するための手段】上記目的を達成するた
め,本発明のバイポ−ラトランジスタの製造方法は,以
下の工程を備えている。すなわち,まず,第1導電型の
第1の不純物を含む基板上に第1の酸化膜を形成し,前
記第1の酸化膜上に窒化膜を形成し,前記窒化膜上に,
第2導電型の第2の不純物を含む第1の半導体膜を形成
し,前記第1の半導体膜上に第2の酸化膜を形成する。
次に,前記第2の酸化膜,および,前記第1の半導体膜
を,異方性エッチング法によりエッチングし,第1の開
口部を形成する。次に,前記第1の開口部下,および,
その近傍の前記窒化膜および前記第1の酸化膜をエッチ
ングし,前記第1の開口部の周囲であって前記基板と前
記第1の半導体膜の間にオ−バ−ハング部を形成する。
次に,全面に,前記オ−バ−ハング部を埋め込む第2の
半導体膜を形成する。そして,前記第1の半導体膜中の
第2の不純物を,熱拡散により,前記オ−バ−ハング部
の第2の半導体膜を通して前記基板中へ拡散させ,外部
ベ−ス領域およびリンク領域を形成する。次に,前記第
2の半導体膜をエッチングし,前記オ−バ−ハング部の
みに前記第2の半導体膜を残存させる。次に,全面に,
第3の酸化膜を形成した後,この第3の酸化膜に,前記
基板に達する第2の開口部を形成する。次に,前記第2
の開口部上に,第3の半導体膜を形成し,この第3の半
導体膜に,第2導電型の第3の不純物を注入する。次
に,前記第3の半導体膜中の第3の不純物を,熱拡散に
より,前記第2の開口部を通して前記基板中へ拡散さ
せ,内部ベ−ス領域を形成する。次に,前記第3の半導
体膜に,第1導電型の第4の不純物を注入する。次に,
前記第3の半導体膜中の第4の不純物を,熱拡散によ
り,前記第2の開口部を通して前記基板中へ拡散させ,
前記内部ベ−ス領域中にエミッタ領域を形成する。
【0011】
【作用】上記の製造方法によれば,熱拡散により,第1
の半導体膜中の第2の不純物が,オ−バ−ハング部の第
2の半導体膜を通して,基板中へ拡散するため,外部ベ
−ス領域およびリンク領域が同時に形成される。しか
も,リンク領域は,十分に浅く形成することができる。
【0012】
【実施例】以下,図面を参照しながら,本発明の一実施
例について詳細に説明する。
【0013】図1〜図9は,本発明の一実施例に係わる
バイポ−ラトランジスタの製造方法を示すものである。
まず,図1に示すように,フィ−ルド酸化膜102が,
選択酸化法により,例えばn+ 型領域とn- 型領域から
なる基板101の表面に形成される。なお,素子領域
は,フィ−ルド酸化膜102aにより取り囲まれる。前
記素子領域上には,膜厚が50[nm]程度の酸化膜1
02が形成される。全面には,膜厚が100[nm]程
度の窒化膜103が形成される。窒化膜103上には,
膜厚が400[nm]程度のポリシリコン膜104が形
成される。また,注入量が1×1016[cm-2]程度の
ボロン(B)が,イオン注入法により,ポリシリコン膜
104に注入される。なお,この実施例では,ボロンが
注入されたポリシリコン膜104に変えて,シリサイド
などの低抵抗値の導伝物質を使用してもよい。この後,
膜厚が500[nm]程度の酸化膜105が,CVD法
により,ポリシリコン膜104上に形成される。
【0014】次に,図2に示すように,酸化膜105お
よびポリシリコン膜104が,異方性エッチングにより
順次エッチングされ,例えば幅が1.0[μm]程度の
四角形状のコンタクトホ−ル106が形成される。な
お,このコンタクトホ−ル106は,トランジスタの寸
法を決定する重要なパラメ−タである。この後,窒化膜
103が,温度が140〜190[℃]程度の熱燐酸液
で0.35[μm]程度サイドエッチングされる。続け
て,酸化膜102がエッチングされ,オ−バ−ハング部
107が形成される。
【0015】次に,図3に示すように,膜厚が150
[nm]程度のポリシリコン膜108が,CVD法によ
り,オ−バ−ハング部107を完全に埋め込むようにし
て形成される。また,酸化膜109が,CVD法によ
り,ポリシリコン膜108上に形成される。
【0016】次に,図4に示すように,外部ベ−ス領域
110およびリンク領域111が,熱拡散法により,同
時に基板101中に形成される。なお,外部ベ−ス領域
110およびリンク領域111が形成されるしくみは,
次のとうりである。すなわち,前記熱拡散法として,例
えば温度が850〜900[℃]程度,時間が30[m
in]程度の熱処理,または,温度が1000〜105
0[℃]程度,時間が10〜30[sec]程度のRT
A(rapid thermalanneal)を行うと,ポリシリコン膜
104に含まれるボロンが,矢印に示すように,ポリシ
リコン膜108を通過して,基板101中に拡散するた
め,外部ベ−ス領域110およびリンク領域111が同
時に形成される。なお,ポリシリコン膜104からリン
ク領域111までの距離は,ポリシリコン膜104から
外部ベ−ス領域110までの距離よりも離れているた
め,ボロンがポリシリコン膜108を通過する距離も必
然的に長くなる。その結果,外部ベ−ス領域110より
も浅いリンク領域が形成される。
【0017】次に,図5に示すように,ポリシリコン膜
108を等方的にエッチングし,このポリシリコン膜1
08をオ−バ−ハング部107にのみ残存させる。次
に,図6に示すように,全面に,膜厚が150[nm]
程度の酸化膜112が,CVD法により形成される。次
に,図7に示すように,膜厚が250[nm]程度のポ
リシリコン膜が,CVD法により酸化膜112上に形成
される。この後,ポリシリコン膜が異方性エッチング法
によりエッチングされ,コンタクトホ−ル106内の酸
化膜112上にサイドウォ−ル113が形成される。次
に,図8に示すように,表面上に露出している酸化膜1
12を異方性エッチング法により除去すると,基板10
1上にコンタクトホ−ル114が形成される。
【0018】次に,図9に示すように,膜厚が250
[nm]程度のポリシリコン膜115が,CVD法によ
り全面に形成される。また,図示しない酸化膜が,ポリ
シリコン膜115上に形成される。このポリシリコン膜
115には,注入量が5×1014[cm-2]程度のボロ
ンが,イオン注入法により,ポリシリコン膜115に注
入される。この後,例えば温度が950[℃]程度,時
間が30〜90[min]の熱処理を行い,ポリシリコ
ン膜115中のボロンを基板101へ拡散させ,内部ベ
−ス領域116を形成する。この時,ポリシリコン膜1
15上の酸化膜は,ボロンのポリシリコン中のチャネリ
ングを抑制し,基板中にまで注入されることを抑制す
る。また,外方向拡散を防止する役割を果たす。また,
ポリシリコン膜115上に形成された酸化膜を除去す
る。このポリシリコン膜115には,注入量が1×10
16[cm-2]程度のヒ素(As)が,イオン注入法によ
り,ポリシリコン膜115に注入される。この後,図示
しない酸化膜が,ポリシリコン膜115上に形成され
る。そして,例えば温度が1000〜1050[℃],
時間が10〜30[sec]のRTAを行い,ポリシリ
コン膜115中のヒ素を基板101へ拡散させ,エミッ
タ領域117を形成する。この時,ポリシリコン膜11
5上の酸化膜は,ヒ素の外方向拡散を防止する役割を果
たす。この後,酸化膜は,除去される。なお,この実施
例では,ポリシリコン膜115に変えて,シリサイドな
どの低抵抗値の導伝物質を使用してもよい。
【0019】図10〜図16は,本発明の他の実施例に
係わるバイポ−ラトランジスタの製造方法を示すもので
ある。まず,図10に示すように,フィ−ルド酸化膜2
02aが,選択酸化法により,例えばn+ 型領域とn-
型領域からなる基板101の表面に形成される。なお,
素子領域は,フィ−ルド酸化膜202aにより取り囲ま
れている。前記素子領域上には,膜厚が50[nm]程
度の酸化膜202が形成される。全面には,膜厚が10
0[nm]程度の窒化膜203が形成される。窒化膜2
03上には,膜厚が400[nm]程度のポリシリコン
膜204が形成される。また,注入量が1×1016[c
-2]程度のボロン(B)が,イオン注入法により,ポ
リシリコン膜204に注入される。なお,この実施例で
は,ボロンが注入されたポリシリコン膜204に変え
て,シリサイドなどの低抵抗値の導伝物質を使用しても
よい。この後,ポリシリコン膜204が,異方性エッチ
ングによりエッチングされ,例えば幅が1.0[μm]
程度の四角形状のコンタクトホ−ル206が形成され
る。なお,このコンタクトホ−ル206は,トランジス
タの寸法を決定する重要なパラメ−タとなる。
【0020】次に,図11に示すように,膜厚が500
[nm]程度の酸化膜205が,CVD法により,ポリ
シリコン膜204上に形成される。次に,図12に示す
ように,窒化膜203が,温度が140〜190[℃]
程度の熱燐酸液で0.35[μm]程度エッチングされ
る。続けて,酸化膜202がエッチングされ,オ−バ−
ハング部207が形成される。
【0021】次に,図13に示すように,膜厚が150
[nm]程度のポリシリコン膜208が,CVD法によ
り,オ−バ−ハング部207を完全に埋め込むようにし
て形成される。また,酸化膜209が,CVD法によ
り,ポリシリコン膜208上に形成される。この後,外
部ベ−ス領域210およびリンク領域211が,熱拡散
法により,同時に基板201中に形成される。なお,外
部ベ−ス領域210およびリンク領域211が形成され
るしくみは,次のとうりである。すなわち,前記熱拡散
法として,例えば温度が850〜900[℃]程度,時
間が30[min]程度の熱処理,または,温度が10
00〜1050[℃]程度,時間が10〜30[se
c]程度のRTA(rapid thermal anneal)を行うと,
ポリシリコン膜204に含まれるボロンが,ポリシリコ
ン膜208を通過して,基板201中に拡散するため,
外部ベ−ス領域210およびリンク領域211が同時に
形成される。なお,ポリシリコン膜204からリンク領
域211までの距離は,ポリシリコン膜204から外部
ベ−ス領域210までの距離よりも離れているため,ボ
ロンがポリシリコン膜208を通過する距離も必然的に
長くなる。その結果,外部ベ−ス領域210よりも浅い
リンク領域が形成される。
【0022】次に,図14に示すように,ポリシリコン
膜208を等方的にエッチングし,このポリシリコン膜
208をオ−バ−ハング部207にのみ残存させる。次
に,図15に示すように,全面に,膜厚が150[n
m]程度の酸化膜212が,CVD法により形成され
る。
【0023】次に,図16に示すように,酸化膜212
が異方性エッチングにより除去され,コンタクトホ−ル
214が形成される。また,膜厚が250[nm]程度
のポリシリコン膜215が,CVD法により全面に形成
される。さらに,膜厚が〜100[nm]程度の酸化膜
が,CVD法によりポリシリコン膜215上に形成され
る。このポリシリコン膜215には,注入量が5×10
14[cm-2]程度のボロンが,イオン注入法により注入
される。この後,例えば温度が950[℃]程度,時間
が30〜90[min]の熱処理を行い,ポリシリコン
膜215中のボロンを基板201へ拡散させ,内部ベ−
ス領域216を形成する。この時,ポリシリコン膜21
5上の酸化膜は,ボロンのチャネリングを抑制し,基板
中にまで注入されることを抑制する。また,外方向拡散
を防止する役割を果たす。また,ポリシリコン膜215
上に形成された酸化膜を除去する。このポリシリコン膜
215には,注入量が1×1016[cm-2]程度のヒ素
(As)が,イオン注入法により注入される。この後,
図示しない酸化膜が,ポリシリコン膜215上に形成さ
れる。そして,例えば温度が1000〜1050
[℃],時間が10〜30[sec]のRTAを行い,
ポリシリコン膜215中のヒ素を基板201へ拡散さ
せ,エミッタ領域217を形成する。この時,ポリシリ
コン膜215上の酸化膜は,外方向拡散を防止する役割
を果たす。この後,酸化膜は,除去される。なお,この
実施例では,ポリシリコン膜215に変えて,シリサイ
ドなどの低抵抗値の導伝物質を使用してもよい。
【0024】上述した二つの実施例においては,エミッ
タ電極となるポリシリコン膜が形成された後,アニ−ル
により,基板中に内部ベ−ス領域が形成される。このた
め,内部ベ−ス領域の深さなどの制御に優れている。し
かし,反面,前記アニ−ルにより,前記ポリシリコン膜
と基板との界面の自然酸化膜が破壊され,ポリシリコン
と基板が接触した部分から基板に対して固相エピタキシ
ャル成長を起こすため,前記ポリシリコンと基板の界面
に凹凸が形成され易くなる。この凹凸は,エミッタ領域
の形成のための不純物の拡散に悪影響を与える。そこ
で,かかる欠点を解消し,エミッタ領域の深さなどの制
御に優れる方法を提供するのが,以下の実施例である。
この実施例は,内部ベ−ス領域の深さなどの制御につい
て,上述した二つの実施例に劣るが,エミッタ領域の深
さなどの制御にについて,上述の二つの実施例よりも優
れる。以下,その内容について説明する。
【0025】図17〜図26は,本発明の他の実施例に
係わるバイポ−ラトランジスタの製造方法を示すもので
ある。まず,図17に示すように,フィ−ルド酸化膜3
02aが,選択酸化法により,例えばn+ 型領域とn-
型領域からなる基板301の表面に形成される。選択酸
化法としては,例えばバッファ酸化膜と窒化膜をマスク
とする方法が用いられる。フィ−ルド酸化膜302aの
膜厚は,基板とベ−ス電極との浮遊容量や,基板表面の
平坦性などを考慮して決められる。なお,フィ−ルド酸
化膜302aを基板301中に埋め込む方法もあるが,
本実施例では,膜厚が600[nm]程度のフィ−ルド
酸化膜302aを基板301上に形成している。
【0026】素子領域は,フィ−ルド酸化膜302aに
より取り囲まれている。前記素子領域上には,膜厚が5
0[nm]程度の酸化膜302が形成される。全面に
は,膜厚が100[nm]程度の窒化膜303が形成さ
れる。窒化膜303上には,膜厚が400[nm]程度
のポリシリコン膜304が形成される。また,注入量が
1×1016[cm-2]程度のボロン(B)が,イオン注
入法により,ポリシリコン膜304に注入される。な
お,この実施例では,ボロンが注入されたポリシリコン
膜304に変えて,シリサイドなどの低抵抗値の導伝物
質や,結晶構造が多結晶またはアモルファスの物質を使
用してもよい。この後,膜厚が500[nm]程度の酸
化膜305が,CVD法により,ポリシリコン膜304
上に形成される。
【0027】次に,図18に示すように,全面に,レジ
スト膜306が形成される。このレジスト膜306は,
エミッタ電極の形成が予定される領域に開口部307
有するようにパタ−ニングされる。この後,レジスト膜
306をマスクにして,ポリシリコン膜304が,異方
性エッチングによりエッチングされる。この結果,例え
ば幅が1.0[μm]程度の四角形状のコンタクトホ−
ルが形成される。なお,このコンタクトホ−ルは,トラ
ンジスタの寸法を決定する重要なパラメ−タであるた
め,異方性エッチング法によって形成される。
【0028】次に,図19に示すように,レジスト膜3
06を除去した後,窒化膜303が,温度が140〜1
90[℃]程度の熱燐酸液で0.35[μm]程度,横
方向にサイドエッチングされる。続けて,酸化膜302
がエッチングされ,オ−バ−ハング部308が形成され
る。
【0029】次に,図20に示すように,膜厚が150
[nm]程度のポリシリコン膜309が,CVD法によ
り,オ−バ−ハング部308を完全に埋め込むようにし
て形成される。この後,注入量が1×1014[cm-2
程度のボロンが,イオン注入法により,ポリシリコン膜
309に注入される。
【0030】次に,図21に示すように,ボロンが大気
中へ拡散するのを防止する酸化膜309aが,CVD法
により,ポリシリコン膜309上に形成される。この
後,内部ベ−ス領域310,および,外部ベ−ス領域3
11,および,リンク領域312が,熱拡散法により,
同時に基板301中に形成される。なお,内部ベ−ス領
域310,外部ベ−ス領域311およびリンク領域31
が形成されるしくみは,次のとうりである。すなわ
ち,前記熱拡散法として,例えば温度が1000〜10
50[℃]程度,時間が10〜30[sec]程度のR
TA(rapid thermal anneal)を行うと,ポリシリコン
膜309に含まれるボロンが,基板301中に拡散し,
深さが0.10〜0.15[μm]程度の内部ベ−ス領
310が形成される。同時に,ポリシリコン膜304
に含まれるボロンが,ポリシリコン膜309を通過し
て,基板301中に拡散し,外部ベ−ス領域311およ
びリンク領域312が形成される。なお,ポリシリコン
膜304からリンク領域312までの距離は,ポリシリ
コン膜304から外部ベ−ス領域311までの距離より
も離れているため,ボロンがポリシリコン膜309を通
過する距離も必然的に長くなる。その結果,外部ベ−ス
領域311よりも浅いリンク領域312が形成される。
但し,リンク領域312の深さは,ポリシリコン膜30
9中のボロンの拡散係数を変えると,これに伴い変化す
る。
【0031】次に,図22に示すように,酸化膜309
aを除去した後,ポリシリコン膜309を等方的にエッ
チングし,このポリシリコン膜309をオ−バ−ハング
部308にのみ残存させる。次に,図23に示すよう
に,全面に,膜厚が150[nm]程度の酸化膜313
が,CVD法により形成される。
【0032】次に,図24に示すように,膜厚が250
[nm]程度のポリシリコン膜314が,CVD法によ
り,酸化膜313上に形成される。ポリシリコン膜31
4が異方性エッチングにより除去され,サイドウォ−ル
314aが形成される。
【0033】次に,図25に示すように,酸化膜313
が異方性エッチングにより除去され,コンタクトホ−ル
313aが形成される。次に,図26に示すように,膜
厚が250[nm]程度のポリシリコン膜315が,C
VD法により全面に形成される。さらに,不純物が大気
中へ拡散するのを防止する酸化膜が,CVD法により,
ポリシリコン膜315上に形成される。この後,ポリシ
リコン膜315には,注入量が1×1016[cm-2]程
度のヒ素(As)が,イオン注入法により注入される。
また,例えば温度が1000〜1050[℃],時間が
10〜30[sec]のRTAを行い,ポリシリコン膜
315中のヒ素を基板301へ拡散させ,エミッタ領域
316を形成する。この時,ポリシリコン膜315上の
酸化膜は,ヒ素のチャネリングを抑制し,外方向拡散を
防止する役割を果たす。そして,酸化膜が除去され,一
般的な絶縁膜形成工程,および,配線工程を経た後,バ
イポ−ラトランジスタが完成する。なお,この実施例で
は,酸化膜305は,CVD法により形成されている
が,SST方式,すなわちポリシリコン膜304の表面
を酸化して形成してもよい。
【0034】
【発明の効果】以上,説明したように,本発明のバイポ
−ラトランジスタによれば,活性層中に照射損傷なく,
セルフアラインで,容易に,十分に浅いリンク領域を形
成することができ,当該リンク領域の抵抗値を小さくす
ることができる。
【図面の簡単な説明】
【図1】本発明の一実施例に係わるバイポ−ラトランジ
スタの製造方法を示す図。
【図2】本発明の一実施例に係わるバイポ−ラトランジ
スタの製造方法を示す図。
【図3】本発明の一実施例に係わるバイポ−ラトランジ
スタの製造方法を示す図。
【図4】本発明の一実施例に係わるバイポ−ラトランジ
スタの製造方法を示す図。
【図5】本発明の一実施例に係わるバイポ−ラトランジ
スタの製造方法を示す図。
【図6】本発明の一実施例に係わるバイポ−ラトランジ
スタの製造方法を示す図。
【図7】本発明の一実施例に係わるバイポ−ラトランジ
スタの製造方法を示す図。
【図8】本発明の一実施例に係わるバイポ−ラトランジ
スタの製造方法を示す図。
【図9】本発明の一実施例に係わるバイポ−ラトランジ
スタの製造方法を示す図。
【図10】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。
【図11】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。
【図12】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。
【図13】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。
【図14】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。
【図15】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。
【図16】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。
【図17】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。
【図18】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。
【図19】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。
【図20】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。
【図21】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。
【図22】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。
【図23】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。
【図24】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。
【図25】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。
【図26】本発明の他の実施例に係わるバイポ−ラトラ
ンジスタの製造方法を示す図。
【符号の説明】
101,201,301 …基板, 102,202,302 …酸化膜, 102a,202a,302a …フィ−ルド酸化膜, 103,203,303 …窒化膜, 104,204,304 …ポリシリコン膜, 105,205,305 …酸化膜, 106,206,307 …コンタクトホ−ル, 107,207,208 …オ−バ−ハング部, 108,208,309 …ポリシリコン膜, 109,209,309a …酸化膜, 110,210,311 …外部ベ−ス領域, 111,211,312 …リンク領域, 112,212 …酸化膜, 113,213 …サイドウォ−ル, 114,214 …コンタクトホ−ル, 115,215,315 …ポリシリコン膜, 116,216,310 …内部ベ−ス領域, 117,217,316 …エミッタ領域, 306 …レジスト膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/73

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 第1導電型の第1の不純物を含む基板上
    に第1の酸化膜を形成する工程と,前記第1の酸化膜上
    に窒化膜を形成する工程と,前記窒化膜上に,第2導電
    型の第2の不純物を含む第1の半導体膜を形成する工程
    と,前記第1の半導体膜上に第2の酸化膜を形成する工
    程と,前記第2の酸化膜,および,前記第1の半導体膜
    を,異方性エッチング法によりエッチングし,第1の開
    口部を形成する工程と,前記第1の開口部下,および,
    その近傍の前記窒化膜および前記第1の酸化膜をエッチ
    ングし,前記第1の開口部の周囲であって前記基板と前
    記第1の半導体膜の間にオ−バ−ハング部を形成する工
    程と,全面に,前記オ−バ−ハング部を埋め込む第2の
    半導体膜を形成する工程と,前記第1の半導体膜中の第
    2の不純物を,熱拡散により,前記オ−バ−ハング部の
    第2の半導体膜を通して前記基板中へ拡散させ,外部ベ
    −ス領域およびリンク領域を形成する工程と,前記第2
    の半導体膜をエッチングし,前記オ−バ−ハング部のみ
    に前記第2の半導体膜を残存させる工程と,全面に,第
    3の酸化膜を形成する工程と,前記第3の酸化膜に,前
    記基板に達する第2の開口部を形成する工程と,前記第
    2の開口部上に,第2導電型の第3の不純物を含む第3
    の半導体膜を形成する工程と,前記第3の半導体膜中の
    第3の不純物を,熱拡散により,前記第2の開口部を通
    して前記基板中へ拡散させ,内部ベ−ス領域を形成する
    工程と,前記第3の半導体膜に,第1導電型の第4の不
    純物を注入する工程と,前記第3の半導体膜中の第4の
    不純物を,熱拡散により,前記第2の開口部を通して前
    記基板中へ拡散させ,前記内部ベ−ス領域中にエミッタ
    領域を形成する工程とを具備することを特徴とするバイ
    ポ−ラトランジスタの製造方法。
  2. 【請求項2】 第1導電型の第1の不純物を含む基板上
    に第1の酸化膜を形成する工程と,前記第1の酸化膜上
    に窒化膜を形成する工程と,前記窒化膜上に,第2導電
    型の第2の不純物を含む第1の半導体膜を形成する工程
    と,前記第1の半導体膜上に第2の酸化膜を形成する工
    程と,前記第2の酸化膜,および,前記第1の半導体膜
    を,異方性エッチング法によりエッチングし,第1の開
    口部を形成する工程と,前記第1の開口部下,および,
    その近傍の前記窒化膜および前記第1の酸化膜をエッチ
    ングし,前記第1の開口部の周囲であって前記基板と前
    記第1の半導体膜の間にオ−バ−ハング部を形成する工
    程と,全面に,前記オ−バ−ハング部を埋め込む第2の
    半導体膜を形成する工程と,前記第2の半導体膜中に,
    第2導電型の第3の不純物を注入する工程と,前記第1
    の半導体膜中の第2の不純物,および,前記第2の半導
    体膜中の第3の不純物を,熱拡散により,前記基板中へ
    拡散させ,外部ベ−ス領域およびリンク領域および内部
    ベ−ス領域を形成する工程と,前記第2の半導体膜をエ
    ッチングし,前記オ−バ−ハング部のみに前記第2の半
    導体膜を残存させる工程と,全面に,第3の酸化膜を形
    成する工程と,前記第3の酸化膜に,前記基板に達する
    第2の開口部を形成する工程と,前記第2の開口部上
    に,第3の半導体膜を形成する工程と,前記第3の半導
    体膜に,第1導電型の第4の不純物を注入する工程と,
    前記第3の半導体膜中の第4の不純物を,熱拡散によ
    り,前記第2の開口部を通して前記基板中へ拡散させ,
    前記内部ベ−ス領域中にエミッタ領域を形成する工程と
    を具備することを特徴とするバイポ−ラトランジスタの
    製造方法。
  3. 【請求項3】 前記第2の開口部は,前記第1の開口部
    の内側の前記第3の酸化膜上にサイドウォ−ルを形成し
    た後,前記第3の酸化膜を異方性エッチング法によりエ
    ッチングすることによって形成されることを特徴とする
    請求項1又は2に記載のバイポ−ラトランジスタの製造
    方法。
  4. 【請求項4】 前記第2および第3の不純物は,ボロン
    であり,前記第4の不純物は,ヒ素であることを特徴と
    する請求項1又は2に記載のバイポ−ラトランジスタの
    製造方法。
JP3343198A 1991-01-07 1991-12-25 高速バイポ−ラトランジスタの製造方法 Expired - Fee Related JP2554813B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US07/815,786 US5244533A (en) 1991-01-07 1992-01-02 Method of manufacturing bipolar transistor operated at high speed

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP9691 1991-01-07
JP3-96 1991-01-07

Publications (2)

Publication Number Publication Date
JPH0541389A JPH0541389A (ja) 1993-02-19
JP2554813B2 true JP2554813B2 (ja) 1996-11-20

Family

ID=11464578

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3343198A Expired - Fee Related JP2554813B2 (ja) 1991-01-07 1991-12-25 高速バイポ−ラトランジスタの製造方法

Country Status (1)

Country Link
JP (1) JP2554813B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786296A (ja) * 1993-09-10 1995-03-31 Toshiba Corp 高速バイポーラトランジスタの製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2728671B2 (ja) * 1988-02-03 1998-03-18 株式会社東芝 バイポーラトランジスタの製造方法

Also Published As

Publication number Publication date
JPH0541389A (ja) 1993-02-19

Similar Documents

Publication Publication Date Title
US4431460A (en) Method of producing shallow, narrow base bipolar transistor structures via dual implantations of selected polycrystalline layer
US4839305A (en) Method of making single polysilicon self-aligned transistor
US4994400A (en) Method of fabricating a semiconductor device using a tri-layer structure and conductive sidewalls
US4418469A (en) Method of simultaneously forming buried resistors and bipolar transistors by ion implantation
US4412378A (en) Method for manufacturing semiconductor device utilizing selective masking, etching and oxidation
US4707456A (en) Method of making a planar structure containing MOS and bipolar transistors
JPH04112541A (ja) 半導体装置の製法
KR960006108B1 (ko) 폴리실리콘 리본을 갖는 바이폴라 트랜지스터의 제조
US4674173A (en) Method for fabricating bipolar transistor
JPH0646638B2 (ja) 縦型バイポーラ・トランジスタ及びその製造方法
US5294558A (en) Method of making double-self-aligned bipolar transistor structure
US5244533A (en) Method of manufacturing bipolar transistor operated at high speed
JPH10326793A (ja) 半導体装置の製造方法
US5198373A (en) Process for fabricating a semiconductor device
US4721685A (en) Single layer poly fabrication method and device with shallow emitter/base junctions and optimized channel stopper
JP2554813B2 (ja) 高速バイポ−ラトランジスタの製造方法
JPH0648690B2 (ja) 半導体装置の製造方法
JPH0548110A (ja) 半導体素子の製造方法
JPS6410951B2 (ja)
JP2920912B2 (ja) 半導体装置の製造方法
JP3969932B2 (ja) 半導体装置の製造方法
KR0155796B1 (ko) 얇은 접합을 갖는 트랜지스터 및 그 제조방법
JP2546650B2 (ja) バイポ−ラトランジスタの製造法
KR970004430B1 (ko) 선택적 결정성장법을 이용한 쌍극자 트랜지스터의 제조방법
JP2770762B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070822

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080822

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090822

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090822

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100822

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100822

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110822

Year of fee payment: 15

LAPS Cancellation because of no payment of annual fees