KR960006108B1 - 폴리실리콘 리본을 갖는 바이폴라 트랜지스터의 제조 - Google Patents
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Abstract
내용 없음
Description
제1도 내지 제7도는 본 발명에 따른 버어티컬 NPN 트랜지스터 제조중 순차적인 시간상에서의 실리콘 웨이퍼의 횡단면도.
본 발명은 바이폴라 트랜지스터의 제조, 특히 "바이폴라 단일 폴리프로세스"로 알려진 제조 기술에 관한 것이다.
이 기술은 기본적으로 트랜지스터 간의 국부적 접속을 제공할 뿐만 아니라 트랜지스터의 콜렉터, 베이스 및 에미터 각각에 장치 접점을 형성하는 단일 폴리실리콘층의 사용에 의하여 특징지어진다.
이 기술은 μm(액면의) 설계오차허용루울에 근거하여 170-200psec범위의 게이트 지연을 제공한다.
이 기술은 향상된 양품율(yields) 및 고이득 트랜지스터 동작을 제공하는 셀프어라인(self-aligned)장치 접점, 셀프어라인 국부적 상호접속 및 폴리실리콘 에미터를 제공한다는 사실때문에 대중화되고 있다.
이 기술에 따라서 제조된 장치의 속도에서의 제한요인은 에미터의 크기이다. 에미터를 가능한 작게하여 기생 커패시턴스(parasitic capacitance)를 감소하고 트랜지스터의 동작속도를 증가시키는 것이 바람직하다. 1 내지 2μm범위의 설계치수를 허용하는 종래의 광학장치에 이용가능한 에미터의 크기를 감소시키기 위하여 X-레이 혹은 전자비임장치와 같은 외래사진석판장치를 사용하는 것이 필요하게 된다.
본 발명의 목적은 이 기술의 좋은 점을 모두 유지하며 1미크론 이하의 좋은 폭을 갖는 에미터가 얻어질 수 있는, 바이폴라 단일 폴리프로세스에 향상을 기할 수 있게 하는 것이다.
이러한 경향을 따라서, 완화된 설계루울을 유지하고 값비싼 사진석판 과정이 필요없는 작은 에미터 폭을 얻을 수 있게 하는 것이 본 발명의 다른 목적이다.
본 발명에 따르면 이러한 목적들은 장치 접점을 형성하는 폴리실리콘층부를 따라서 폴리실리콘 측벽을 제공함으로서 얻어진다.
각 측벽은 제조중에 기초가 되는 장치, 예를 들어 에미터의 폭을 결정하는 도판트 소오스(dopant source) 및 따라서 최종 구조에 있어서의 이 장치에 대한 접점으로서의 기능을 한다.
폴리실리콘 측벽의 두께 및 기초가 되는 장치영역의 폭이 박막 폴리실리콘 퇴적과정의 적절한 조절에 의해 정밀하게 제어가능하므로 1 내지 2μm의 비교적 완화된 설계 루울은 서브-미크론 및 심지어 서브-하프-미크론폭을 갖는 에미터 형성을 가능하게 하면서 사용될 수 있다.
본 발명의 기타 잇점을 들면 기본 단일 폴리프로세스에 대한 매우 작은 수정을 요구하며 현재의 제조기술에 쉽게 합세될 수 있다는 것이다.
더우기 본 발명의 제조 프로세스의 결과적인 구조는 넓은 접점영역이 작은 폭 장치에 접속될 수 있으므로 비교적 낮은 에미터 저항을 제공한다.
본 발명에 대한 더 상세한 설명 및 제공된 잇점은 첨부도면에 나타나 있는 본 발명의 바람직한 실시예를 참고로 이후 기술된다.
제1도에 따르면, 바이폴라 단일 폴리프로세스에 따른 트랜지스터 제조의 초기단계는 비소와 같은 적당한 불순물을 실리콘기판(10)에 주입하여 기판의 한부분에 n+매몰층
(12)을 형성하고, 붕소와 같은 반대 전도성불순물을 주입하여 p+ 피일드 영역(14)을 형성하는 것이다.
에피택셜층(16)은 약 1 내지 1.5μm의 두께로 기판상에서 성장 혹은 퇴적된다.
에피택셜층은 형성시에 언도우프(undoped)될 수 있어서 계속하여 예를 들면 인과 같은 적당한 불순물을 빛 주입하여 n형 물질을 형성한다.
대신에 에피택셜층은 퇴적되고 있을때 도우프(doped)될 수 있어서 후속 주입단계에 대한 필요성이 제거된다.
그 다음에 에피택셜층은 에치되고 산화되어서 에피택셜층의 콜렉터 및 베이스영역
(21,22)을 서로 분리하는 절연산화영역(20) 뿐만 아니라 피일드 산화영역(18)을 제공한다. 이러한 단계후에, 실리콘 웨이퍼는 제1 도의 구조를 갖는다.
제2도에 따르면, 웨이퍼는 산화되어 약 1000 내지 1500옹스트롬의 두께를 갖는 이산화실리콘층(23)을 제공한다.
그 다음에 이 층은 적당히 예치되어 p+ 피일드 임플랜트(implant)(14)에 걸친 에피택셜층 영역을 노출한 기판탭(24) 및 n+매몰층(12)에 걸친 콜렉터영역을 노출한 매몰층탭(26)을 개방한다.
베이스영역은 얇은 산화층(23)에 의하여 덥힌 채로 유지된다. 부가 인 혹은 비소가 매몰층탭(26)을 통해 주입되어서 노출된 콜렉터영역의 불순물 농도를 증가시킨다.
제 3 도에 따르면, 폴리크리스탈린(polycrystalline)실리콘층(28)은 약 4500옹스트롬의 두께로 웨이퍼상에 퇴적된다. 바람직하게는 약 200옹스트롬의 두께의 얇은 산화층이 폴리실리콘층(28)상에 형성될 수 있다. 폴리실리콘층이 적당히 마스크되고 도우너 불순물이 폴리실리콘층에 주입되어서 이 층의 부분(30)은 n형 전도성을 갖는다.
그 다음에 보조마스크가 폴리실리콘층에 형성되고 나머지 부분(32)이 억셉터불순물로 주입되어서 이 나머지 부분에 p형 전도성을 갖게 한다. 제3도에서 알 수 있는 바와 같이, 폴리실리콘층의 n형 및 p형부는 각 부분이 부분적으로 이산화실리콘층(23)하에 위치한 덮여진 베이스영역위에 위치하도록 배열된다. 폴리실리콘층의 n형 부분(30)은 완전히 콜렉터영역위에 위치하고 폴리실리콘층의 p형 부분(32)은 기판탭(24)위에 위치한다.
이하에서 명백해질 바와 같이, 폴리실리콘층의 n형과 p형 부분간의 경계의 정확한 위치는 특히 중요한 것은 아니지만 산화층(23)에 의하여 덮힌 베이스영역의 중앙에 위치되는 것이 바람직하다.
폴리실리콘층(28)이 적정하게 도우프된 후에, 질화물층(34)이 그 위에 퇴적된다. 제4 도에 따르면, 폴리 정의 마스크(poly definition mask)(도시되지 않음)는 질화물층
(34)위에 형성된다.
질화물층 및 폴리실리콘층은 적당히 에치되어 이들 층을 스트라이프로 나눈다. 도면으로부터 알 수 있는바와 같이, n형 전도성 스트라이프는 매몰층탭(26)위에 형성되고 p형 전도성 스트라이프는 기판탭(24)위에 위치한다. 부가하면, 각 전도성 스트라이프는 베이스영역의 양단에 각각 위치한다.
이 방식의 폴리실리콘층의 에칭은 2반대 전도성 부분간의 경계영역을 제거하여 2반대전도성 스트라이프를 서로 분리한다.
드라이 산화에치, 즉 이방성 에치가 또한 수행되어서 2반대 전도성 폴리실리콘 스트라이프 간의 절연 아일랜드(23)로부터 산화물을 제거한다.
이때 프로세스에서 웨이퍼는 제4도의 구조를 갖는다. 적은 양의 붕소 혹은 다른 억셉터 불순물이 에피택셜층에 주입되어 진성 베이스영역(36)을 형성한다. 제2폴리실리콘층(38)이 전구조에 걸쳐 퇴적된다.
이 제2층은 이방성으로 에치되어 일반적으로 수평으로 위치한 이러한 층부분을 제거하지만 수직으로 위치한 부분은 그대로 둔다.
결과의 구조는 제6도의 모양을 갖는다.
폴리실리콘측벽리본(40)은 이방성 에칭의 결과로서 폴리실리콘 스트라이프 각각의 측을 따라 형성된다.
부가하면, 베이스영역(36)의 중심부는 다시 노출된다.
그다음에 웨이퍼는 예를 들어 950℃의 기온의 질소대기에서 30분동안 어닐링(annealing)된다. 어닐링은 폴리실리콘 스트라이프내의 불순물이 이전에 언도우프된 폴리실리콘 측벽리본에 확산하도록 한다.
부가하면, 이러한 불순물은 진성 베이스 임플랜트의 영역에 확산되어 외인성 p+베이스 영역(42) 및 n+에 미터영역(44)을 형성한다(제7도 참조).
트랜지스터 형성을 완료하기 위하여 폴리실리콘 측벽리본은 예를 들어, 수소 및 산소대기내에서 75분 동안 850℃에서 산화되었다. 나머지 질화물층(34)은 제거되며, 웨트 산화물에치(wet oxide etch)가 수행될수 있어 폴리실러콘 위의 어떤 캡 산화물층을 제거한다. 티타늄은 구조상에 퇴적되고 예를 들어 히트펄스(heat pulse)에 의하여 제1실리사이드 반응을 한다.
웨트 티타늄 에치가 수행되어 산화물 영역으로부터 비반응한 티타늄을 제거하고, 다음에 제2히트펄스반응이 수행되어 티타늄 실리사이드 영역의 시트(sheet)저항을 제거한다. 계속하여 금속 접점이 종래의 마스킹 및 에칭기술을 통하여 실리사이드 영역에 퇴적되어 트랜지스터의 베이스, 에미터 및 콜렉터 영역에 전기접속을 제공한다.
전술한 것으로부터 폴리실리콘측벽 리본은 최종구조에 있어서의 이러한 장치영역에 대한 접점뿐만 아니라 에미터 및 외인성 베이스영역의 형성을 위한 도판트 소오스의 기능을 한다는 것이 이해될 것이다.
에미터의 폭은 마스크보다는 측벽 리본의 두께에 의해 제어된다. 이 두께는 퇴적 될때의 폴리실리콘층(38)의 두께를 적절히 조정함으로서 정확히 결정될 수 있으므로, 작은 에미터영역이 잘 알려진 종래의 프로세스단계를 이용하여 형성될 수 있다. 따라서,
1 내지 2μm 범위내에서 비교적 완화된 설계루울이 작은 에미터 영역이 형성될지라도 여전히 사용될 수 있다.
본 발명에 의해 제공된 제어도에 의하면 500옹스트롬 ±50옹스트롬의 에미터폭을 일관되게 얻을 수 있다고 평가된다. 동시에, 에미터폭 그 자체는 좁지만, 실리사이드 폴러실리콘의 상대적으로 넓은 영역은 서브-미크론 장치에 접속하는데 유용하여 작은 에미터 저항을 제공할 수 있다.
좁은 에미터폭과 더불어, 본 발명에 따라 제조된 트랜지스터의 상승된 속도에 공헌하는 또 다른 요인은 베이스 임플랜트의 영역이 종래 프로세스의 것보다 작다는 사실이다. 더 자세히 설명하면, 이 영역은 과거와 같이 산화물부(18,20)사이의 전영역(22)을 덮는 것보다는 이산화실리콘층(23)에서의 윈도우 크기에 의해 제한된다.
전술한 원리에 따라 제조된 트랜지스터는 단지 약 70psec의 게이트 지연을 제공하는 것으로 평가된다.
부가하면, 향상된 패킹밀도가 설계 오차허용도를 감소시키지 않고 본 발명에 의해 제공된 구조로 얻어질수 있다.
본 발명이 근본취지를 벗어나지 않고 기타 특정형태로 구체화될 수 있다는 것은 당분야의 통상의 기술을 가진자에게는 당연하다.
예를 들면, 본 발명은 특히 버어티컬 NPN바이폴라 트랜지스터의 제조에 대하여 서술되었지만, PNP 트랜지스터의 제조에도 동일하게 더 작은 치수 설계루울에 의하여 혹은 트랜치 절연이나 실리콘-은-인술레이터 기술과 같은 더 효과적인 절연기술을 적용하여서 더 향상될 수 있다.
표준 단일 폴리프로세스의 기타 기지의 변화도 역시 본 발명의 내용에 사용될 수 있다.
따라서, 지금 서술된 실시예는 모든 점에 있어서 예증적인 것이며 제한적인 것이 아닌 것이다.
본 발명의 영역은 전술한 서술보다는 첨부된 청구범위에 의해 나타나며, 그 균등물의 의미 및 범위내에서의 모든 변화도 포함된다.
Claims (11)
- 그 층의 한 부분은 한 전도형이고 그 층의 인접 부분은 반대전도형인 폴리크리스탈린 실리콘층을 실리콘 웨이퍼상에 형성하는 단계; 상이 폴리크리스탈린 실리콘층의 상기 인접한 부분들간의 장치영역을 한정하는 상기 실리콘 웨이퍼의 영역을 노출하는 단계 ; 상기 폴리크리스탈린 실리콘층의 상기 인접한 부분들의 각각을 따라 상기 장치영역과 접촉하는 폴리실리콘 측벽을 형성하는 단계; 상기 폴리크리스탈린 실리콘층의 상기 부분의 각각의 불순물이 그 부분을 따라 측벽으로 또한 상기 장치영역으로 확산하게 하여서 상기 장치 영역의 에미터 및 베이스 영역을 형성하도록 상기 웨이퍼를 어닐링하는 단계 ; 및 상기 베이스 및 에미터영역에 전기적 접속을 설정하기 위하여 상기 폴리크리스탈린 실리콘층의 상기 인접한 부분들에 접점을 제공하는 단계로 구성되는 것을 특징으로 하는 바이폴라 트랜지스터를 제조하기 위한 방법.
- 제1항에 있어서, 상기 장치영역은 상기 웨이퍼에서의 상기 한 전도형의 에피택셜층에 형성되며, 상기 웨이퍼는 상기 에피택셜층하에 위치된 상기 한 전도형의 매몰층을 포함하며, 상기 방법은 상기 매몰층과 전기적 접속된 상기 웨이퍼의 영역에 상기 한 전도형을 갖는 상기 폴리크리스탈린층의 제3부분에 접점을 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제2항에 있어서, 상기 웨이퍼도 역시 상기 반대 전도형의 매몰층을 포함하며, 상기 방법은 상기 반대 전도 매몰층과 전기적 접속된 상기 웨이퍼의 영역에 상기 폴리크리스탈린층의 제4부분을 형성하는 단계, 및 상기 웨이퍼의 기판이 전기적으로 바이어스될 수 있도록 상기 제4부분에 접점을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제1항에 기재된 방법에 따른 산물.
- 제2항에 기재된 방법에 따른 산물.
- 한 전도형의 매몰층 및 에피택셜층을 실리콘 기판에 형성하는 단계; 상기 에피택셜층의 두 영역을 서로 전기적 절연시키는 단계: 인슐레이션층으로 상기 두 영역중 한 곳을 덮는 반면 상기 두 영역중 다른곳은 노출시켜 두는 단계; 상기 에피택실층의 상기 인슐례이션층 및 상기 노출된 영역에 폴리크리스탈린실리콘의 제1층을 퇴적하는 단계; 상기 폴리크리스탈린층의 한 부분이 제 1전도성으로 되고 상기 폴리크리스탈린층의 다른 부분이 제2전도성으로 되도록 도우핑하여, 상기 폴리크리스탈린층의 두 부분의 각각이부분적으로 상기 에피택셜층의 상기 한 영역상에 놓이고 상기 두 부분의 오직 한곳만이 상기 다른 영역상에 놓이는 단계, 상기 두 부분을 서로 분리하고 상기 한 영역을 노출시키기 위하여 상기 제1폴리크리스탈린층 및 상기 인슐레이션층에 제1개구를 형성하는 단계 ; 상기 한 영역상에 부분적으로 놓여있는 상기 한 부분의 일부를 상기 다른 영역상에 놓여있는 상기 부분의 다른 일부와 절연시키기 위하여 상기 폴리크리스탈린층에 제2개구를 형성하는 단계; 적어도 상기 제1개구내에 폴리크리스탈린의 제2층을 퇴적하는 단계; 상기 한 영역의 부분을 노출하여, 상기 제1층의 상기 분리된 부분에 각각 위치하고 상기 한 영역에 접촉된 폴리크리스탈린 실리콘 측벽 리본을 형성하기 위하여 상기 제2층을 이방성 에칭하는 단계 ; 베이스 및 에미터가 상기 한 영역에 형성되고 상기 측벽이 각각 상기 베이스 및 에이터에 전기적 접속을 형성하도록 상기 제1층의 상기 두 분리된 부분의 각각으로부터 상기 부분에 위치한 각 측벽리본 및 상기 측벽리본과 접촉된 상기 한 영역에 불순물을 확산하는 단계 ; 및 상기 제1층의 상기 한 부분의 상기 두 일부분의 각각 및 상기 제1층의 상기 다른 부분에 전기적 접점영역을 제공하는 단계로 구성되는 것을 특징으로 하는 단일 폴리실리콘장치 접점층을 사용하여 트랜지스터를 제조하기 위한 방법.
- 제6항에 기재된 방법에 따른 산물.
- 실리큰의 상기층에 폴리크리스탈린 실리콘을 퇴적하는 단계 ; 실리콘의 상기층과 접촉된 폴리크리스탈린 실리콘의 부분이 장치영역에 대한 소망폭에 대응하는 폭을 갖도록 상기 실리콘의 층으로부터 상기 폴리크리스탈린 실리콘의 일부를 제거하기 위하여 상기 폴리크리스탈린 실리콘을 에칭하는 단계; 및 상기 장치영역을 형성하기 위하여 상기 폴리크리스탈린 실리콘의 상기 잔여부분으로부터 상기 실리콘층으로 불순물을 확산하는 단계로 구성되는 것을 특징으로 하는 실리콘층에 형성된 장치영역의 크기를 제어하는 방법.
- 상기 실리콘에 인슐레이팅층을 제공하는 단계; 상기 인슐레이팅층에 도우프된 폴리실리콘층을 형성하는 단계 ; 상기 실리콘이 노출되고 측벽이 상기 폴리실리콘층 및 인슐레이팅층에 형성되도록 상기 폴리실리콘층 및 상기 인슐레이팅층의 부분을 제거하는 단계; 상기 측벽을 따라 상기 노출된 실리콘과 접촉된 언도우프된 폴리실리콘 리본을 형성하는 단계 ; 및 상기 장치영역을 정의하여 위하여 상기 도우프된 폴리실리콘층으로부터 상기 리본을 통하여 상기 노출된 실리콘으로 불순물을 확산하는 단계로 구성되는 것을 특징으로 하는 실리콘의 피제어폭의 장치영역을 형성하는 방법.
- 제9항에 기재된 방법에 따른 산물.
- 제10항에 있어서, 상기 장치영역은 1마이크로미터 이하의 폭을 갖는 에미터로 구성되는 것을 특징으로 하는 산물.
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