JPH0654795B2 - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH0654795B2 JPH0654795B2 JP61080584A JP8058486A JPH0654795B2 JP H0654795 B2 JPH0654795 B2 JP H0654795B2 JP 61080584 A JP61080584 A JP 61080584A JP 8058486 A JP8058486 A JP 8058486A JP H0654795 B2 JPH0654795 B2 JP H0654795B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路装置及びその製造方法に係
り、特にバイポーラ形半導体集積回路装置（以下「ＢＩ
Ｐ・ＩＣ」という，）におけるトランジスタ及びこのト
ランジスタに接続される抵抗の電極引き出し部の形成方
法の改良に関するものである。
り、特にバイポーラ形半導体集積回路装置（以下「ＢＩ
Ｐ・ＩＣ」という，）におけるトランジスタ及びこのト
ランジスタに接続される抵抗の電極引き出し部の形成方
法の改良に関するものである。
一般に、ＢＩＰ・ＩＣにおけるトランジスタは、ｐｎ接
合分離，選択酸化技術を用いた酸化膜分離，または三重
拡散を用いる方法などによって電気的に独立した島内に
形成される。ここでは酸化膜分離法によってｎｐｎトラ
ンジスタを形成する方法について述べる。勿論、本発明
はこれ以外の上記各種分離法を用いる場合、さらにｐｎ
ｐトランジスタについても適用できるものである。
合分離，選択酸化技術を用いた酸化膜分離，または三重
拡散を用いる方法などによって電気的に独立した島内に
形成される。ここでは酸化膜分離法によってｎｐｎトラ
ンジスタを形成する方法について述べる。勿論、本発明
はこれ以外の上記各種分離法を用いる場合、さらにｐｎ
ｐトランジスタについても適用できるものである。
また、ＢＩＰ・ＩＣにおいては、その構成素子が一般に
トランジスタ，ダイオード及び抵抗からなっており、ダ
イオードについてはトランジスタと同様な製造で作られ
るので、ここではトランジスタと抵抗とが組み合わされ
たもの、つまり第５図に示すようにトランジスタＴｒの
ベースＢに抵抗Ｒが接続されたものを具備した半導体集
積回路装置を一例として挙げる。
トランジスタ，ダイオード及び抵抗からなっており、ダ
イオードについてはトランジスタと同様な製造で作られ
るので、ここではトランジスタと抵抗とが組み合わされ
たもの、つまり第５図に示すようにトランジスタＴｒの
ベースＢに抵抗Ｒが接続されたものを具備した半導体集
積回路装置を一例として挙げる。
この装置は、従来第６図(a)〜(e)に示す方法で製造され
ていたものであり、以下この図に基づいて従来の製造方
法を説明する。
ていたものであり、以下この図に基づいて従来の製造方
法を説明する。
まず、第６図(a)に示すように、低不純物濃度のｐ形
（ｐ−形）シリコン基板１にコレクタ埋込層となる高不
純物濃度の第１および第２のｎ形（ｎ＋形）層２ａ，２
ｂを選択的に形成した後、それらの上にｎ−形エピタキ
シャル層３を成長させる。
（ｐ−形）シリコン基板１にコレクタ埋込層となる高不
純物濃度の第１および第２のｎ形（ｎ＋形）層２ａ，２
ｂを選択的に形成した後、それらの上にｎ−形エピタキ
シャル層３を成長させる。
次に、第６図(b)に示すように下敷酸化膜１０１及び窒
化膜２０１を順次ｎ−形エピタキシャル槽３上に形成
し、窒化膜２０１のみをパターニングして、この窒化膜
２０１をマスクとして選択酸化を施してトランジスタ形
成領域及び抵抗形成領域を囲うように厚い分離酸化膜１
０２を形成する。このとき分離酸化膜１０２の下にはチ
ャンネルカット用のｐ形層４が同時に形成される。ま
た、トランジスタ形成領域のｎ−形エピタキシャル層３
はトランジスタのコレクタ領域となり、以下説明の都合
上該コレクタ領域を第１のｎ−形エピタキシャル層３ａ
と、上記抵抗領域のｎ−形エピタキシャル層３を第２の
エピタキシャル層３ｂと称す。
化膜２０１を順次ｎ−形エピタキシャル槽３上に形成
し、窒化膜２０１のみをパターニングして、この窒化膜
２０１をマスクとして選択酸化を施してトランジスタ形
成領域及び抵抗形成領域を囲うように厚い分離酸化膜１
０２を形成する。このとき分離酸化膜１０２の下にはチ
ャンネルカット用のｐ形層４が同時に形成される。ま
た、トランジスタ形成領域のｎ−形エピタキシャル層３
はトランジスタのコレクタ領域となり、以下説明の都合
上該コレクタ領域を第１のｎ−形エピタキシャル層３ａ
と、上記抵抗領域のｎ−形エピタキシャル層３を第２の
エピタキシャル層３ｂと称す。
次に第６図(c)に示すように、上述の選択酸化用のマス
クとして用いた窒化膜２０１を下敷酸化膜１０１ととも
に除去して、あらためてイオン注入保護用の酸化膜１０
３を第１、第２のｎ−形エピタキシャル層３ａ，３ｂ上
に形成し、ホトレジスト膜（この段階でのホトレジスト
膜は図示せず）をマスクとして第１のｎ−形エピタキシ
ャル層３ａの表面部の一部に、一側面がトランジスタ領
域と抵抗領域とを分離する分離酸化膜１０２に接して外
部ベース層となるｐ＋形層５を、更に上記ホトレジスト
膜を除去し、あらためてホトレジスト膜３０１を形成
し、これをマスクとして第１のｎ−形エピタキシャル層
３ａの表面部に上記外部ベース層５と一側面が接する活
性ベース領域となるｐ形層６及び第２のｎ−形エピタキ
シャル層３ｂの表面部に抵抗領域となるｐ形層９をイオ
ン注入によって形成する。
クとして用いた窒化膜２０１を下敷酸化膜１０１ととも
に除去して、あらためてイオン注入保護用の酸化膜１０
３を第１、第２のｎ−形エピタキシャル層３ａ，３ｂ上
に形成し、ホトレジスト膜（この段階でのホトレジスト
膜は図示せず）をマスクとして第１のｎ−形エピタキシ
ャル層３ａの表面部の一部に、一側面がトランジスタ領
域と抵抗領域とを分離する分離酸化膜１０２に接して外
部ベース層となるｐ＋形層５を、更に上記ホトレジスト
膜を除去し、あらためてホトレジスト膜３０１を形成
し、これをマスクとして第１のｎ−形エピタキシャル層
３ａの表面部に上記外部ベース層５と一側面が接する活
性ベース領域となるｐ形層６及び第２のｎ−形エピタキ
シャル層３ｂの表面部に抵抗領域となるｐ形層９をイオ
ン注入によって形成する。
つづいて、第６図(d)に示すように、ホトレジスト膜３
０１を除去し、一般にホスシリケートガラス（ＰＳＧ）
からなるパッシベーション膜４０１を全表面に被着さ
せ、イオン注入された外部ベース層５及び活性ベース領
域６，並びに抵抗領域９のアニールとＰＳＧ膜４０１の
焼しめとをかねた熱処理を行なって、中間段階の外部ベ
ース層５および活性ベース層６と抵抗領域９とした後、
ＰＳＧ膜４０１に所要の開口７０および８０を形成し
て、イオン注入法によって活性ベース層６の表面部の一
部にエミッタ層となるべきｎ＋形層７および第１のｎ−
型エピタキシャル層３ａの表面部の一部にコレクタ電極
取り出し層となるべきｎ＋形層８を形成する。
０１を除去し、一般にホスシリケートガラス（ＰＳＧ）
からなるパッシベーション膜４０１を全表面に被着さ
せ、イオン注入された外部ベース層５及び活性ベース領
域６，並びに抵抗領域９のアニールとＰＳＧ膜４０１の
焼しめとをかねた熱処理を行なって、中間段階の外部ベ
ース層５および活性ベース層６と抵抗領域９とした後、
ＰＳＧ膜４０１に所要の開口７０および８０を形成し
て、イオン注入法によって活性ベース層６の表面部の一
部にエミッタ層となるべきｎ＋形層７および第１のｎ−
型エピタキシャル層３ａの表面部の一部にコレクタ電極
取り出し層となるべきｎ＋形層８を形成する。
その後、第６図(e)に示すように各イオン注入層をアニ
ールして、外部ベース層５および活性ベース領域６及び
抵抗領域９を完成させるとともにエミッタ領域７および
コレクタ電極取り出し層８を形成した後に、ベース電極
取り出し用の開口５０と抵抗電極取り出し用の開口９
１，９２を形成し、各開口部５０，７０，８０，９１お
よび９２に電極の突き抜け防止用の金属シリサイド〔白
金シリサイド（Ｐｔ−Ｓｉ），バラジウムシリサイド
（Ｐｄ−Ｓｉ）など〕膜５０１を形成した上で、アルミ
ニウム（Ａｌ）のような低抵抗金属によってベース電極
配線１２，エミッタ電極配線１０，コレクタ電極配線１
１，およびベース抵抗間配線１３と抵抗電極配線１４を
形成する。
ールして、外部ベース層５および活性ベース領域６及び
抵抗領域９を完成させるとともにエミッタ領域７および
コレクタ電極取り出し層８を形成した後に、ベース電極
取り出し用の開口５０と抵抗電極取り出し用の開口９
１，９２を形成し、各開口部５０，７０，８０，９１お
よび９２に電極の突き抜け防止用の金属シリサイド〔白
金シリサイド（Ｐｔ−Ｓｉ），バラジウムシリサイド
（Ｐｄ−Ｓｉ）など〕膜５０１を形成した上で、アルミ
ニウム（Ａｌ）のような低抵抗金属によってベース電極
配線１２，エミッタ電極配線１０，コレクタ電極配線１
１，およびベース抵抗間配線１３と抵抗電極配線１４を
形成する。
第７図はこの従来方法で製造されたトランジスタの平面
パターン図である。ところで、トランジスタの周波数特
性はベース・コレクタ容量およびベース抵抗などに依存
し、周波数特性の向上にはこれらを小さくする必要があ
る。上記構造ではベース抵抗を低下するためにｐ＋形外
部ベース層５を設けたのであるが、これはベース・コレ
クタ容量の増大を招くという欠点がある。また、ベース
抵抗はエミッタ領域７とベース電極開口５０との距離Ｄ
１にも依存し、従来のものではベース電極配線１２とエ
ミッタ電極配線１０との間隔と、各電極配線１２，１０
の各開口５０，７０からのはみ出し分との合計距離とな
っており、ホトエッチングの精度を向上して電極配線間
隔を小さくしても、上記はみ出し分はどうしても残り、
距離Ｄ１を小さくするには限度があった。
パターン図である。ところで、トランジスタの周波数特
性はベース・コレクタ容量およびベース抵抗などに依存
し、周波数特性の向上にはこれらを小さくする必要があ
る。上記構造ではベース抵抗を低下するためにｐ＋形外
部ベース層５を設けたのであるが、これはベース・コレ
クタ容量の増大を招くという欠点がある。また、ベース
抵抗はエミッタ領域７とベース電極開口５０との距離Ｄ
１にも依存し、従来のものではベース電極配線１２とエ
ミッタ電極配線１０との間隔と、各電極配線１２，１０
の各開口５０，７０からのはみ出し分との合計距離とな
っており、ホトエッチングの精度を向上して電極配線間
隔を小さくしても、上記はみ出し分はどうしても残り、
距離Ｄ１を小さくするには限度があった。
さらに、トランジスタのベースに接続される抵抗領域９
が拡散抵抗で構成されているため、トランジスタ領域と
抵抗領域９とを分離酸化膜１０２で分離する必要があ
り、かつベース−抵抗間配線１３及び抵抗電極配線１４
が施されているので、抵抗領域９上を他の配線を施すに
際し制限を受け集積度が上げ難く、しかも抵抗領域９が
ｐ−ｎ接合で分離されているため、容量を有し、周波数
特性の劣化の一因をなしていたものである。
が拡散抵抗で構成されているため、トランジスタ領域と
抵抗領域９とを分離酸化膜１０２で分離する必要があ
り、かつベース−抵抗間配線１３及び抵抗電極配線１４
が施されているので、抵抗領域９上を他の配線を施すに
際し制限を受け集積度が上げ難く、しかも抵抗領域９が
ｐ−ｎ接合で分離されているため、容量を有し、周波数
特性の劣化の一因をなしていたものである。
またＢＩＰ−ＩＣにおいて抵抗領域９の上部を配線１
６，１７が通ることがあり、この場合比較的小さな抵抗
値を得るには第８図に示す様に抵抗領域９の幅を広げな
ければならない。すなわち、周知の様に抵抗値は電極１
３，１４のコレクタ部９１，９２の間隔（図中Ｌ）に比
例し、抵抗の幅（図中Ｗ）に反比例するものであり、配
線が抵抗上を何本も通るような場合、間隔Ｌが大きくな
って、小さな抵抗値を得るには幅Ｗを広げなければなら
ない。この様に従来法では抵抗部の面積が大きくなり、
集積度が低下するとともに抵抗の容量も大きくなって特
性の劣化も発生することがあった。
６，１７が通ることがあり、この場合比較的小さな抵抗
値を得るには第８図に示す様に抵抗領域９の幅を広げな
ければならない。すなわち、周知の様に抵抗値は電極１
３，１４のコレクタ部９１，９２の間隔（図中Ｌ）に比
例し、抵抗の幅（図中Ｗ）に反比例するものであり、配
線が抵抗上を何本も通るような場合、間隔Ｌが大きくな
って、小さな抵抗値を得るには幅Ｗを広げなければなら
ない。この様に従来法では抵抗部の面積が大きくなり、
集積度が低下するとともに抵抗の容量も大きくなって特
性の劣化も発生することがあった。
さらにマスタ・スライス方式において作り込んだ抵抗を
抵抗電極取り出し用窓開け（コンタクト）工程以降で変
更する場合、第９図に示す様に使用する最大の抵抗値に
合わせて（Ｌが最長）拡散を行い、その後コンタクト９
１，９２を実使用の間隔で形成している。従って小さな
抵抗でも最も大きな抵抗の容量を持つこととなりすなわ
ち実使用の抵抗が不要な抵抗の容量も持つことになり特
性の低下が起こる時もある。
抵抗電極取り出し用窓開け（コンタクト）工程以降で変
更する場合、第９図に示す様に使用する最大の抵抗値に
合わせて（Ｌが最長）拡散を行い、その後コンタクト９
１，９２を実使用の間隔で形成している。従って小さな
抵抗でも最も大きな抵抗の容量を持つこととなりすなわ
ち実使用の抵抗が不要な抵抗の容量も持つことになり特
性の低下が起こる時もある。
この発明は上記した点に鑑みてなされたもので、高周波
特性に優れ、集積度及び設計の自由度が高い半導体集積
回路装置及びその製造方法を得ることを目的とする。
特性に優れ、集積度及び設計の自由度が高い半導体集積
回路装置及びその製造方法を得ることを目的とする。
この発明に係る半導体集積回路装置は、半導体基板上に
相互に隣接して形成されたバイポーラ形トランジスタの
形成領域及び第１の絶縁膜と、該絶縁膜に隣接するよう
配置され、一部にエミッタ領域を有するベース領域と、
上記絶縁膜上に形成され、抵抗体を構成する第１の半導
体層と、上記エミッタ領域上に第１の絶縁膜開口を、上
記ベース領域と抵抗体とが対向するこれらの電極取出し
領域上に第２の絶縁膜開口を、該抵抗体の、ベース領域
と反対側の電極取出し領域上に第３の絶縁膜開口を有す
る第２の絶縁膜とを備え、上記エミッタ領域のその電極
との接続部分を、第２の半導体層及びその表面の低抵抗
導電層により第１の絶縁膜開口を介して第２の絶縁膜上
にベース電極取出し領域から遠ざかるよう取り出し、上
記第１の半導体層及びベース領域の絶縁膜開口内に露出
する部分に低抵抗導電層を形成し、上記第２の絶縁膜開
口内にベース領域及び抵抗体に跨がるようこれらに共通
な電極を一体に形成し、エミッタ電極を第２の絶縁膜上
に第２の半導体層とつながるよう形成したものである。
相互に隣接して形成されたバイポーラ形トランジスタの
形成領域及び第１の絶縁膜と、該絶縁膜に隣接するよう
配置され、一部にエミッタ領域を有するベース領域と、
上記絶縁膜上に形成され、抵抗体を構成する第１の半導
体層と、上記エミッタ領域上に第１の絶縁膜開口を、上
記ベース領域と抵抗体とが対向するこれらの電極取出し
領域上に第２の絶縁膜開口を、該抵抗体の、ベース領域
と反対側の電極取出し領域上に第３の絶縁膜開口を有す
る第２の絶縁膜とを備え、上記エミッタ領域のその電極
との接続部分を、第２の半導体層及びその表面の低抵抗
導電層により第１の絶縁膜開口を介して第２の絶縁膜上
にベース電極取出し領域から遠ざかるよう取り出し、上
記第１の半導体層及びベース領域の絶縁膜開口内に露出
する部分に低抵抗導電層を形成し、上記第２の絶縁膜開
口内にベース領域及び抵抗体に跨がるようこれらに共通
な電極を一体に形成し、エミッタ電極を第２の絶縁膜上
に第２の半導体層とつながるよう形成したものである。
また、この発明に係る半導体集積回路装置の製造方法
は、トランジスタ形成領域に隣接する第１の絶縁膜上に
抵抗体として第１の半導体層を形成した後、第２の絶縁
膜のパターニングにより、上記エミッタ領域上に第１の
絶縁膜開口を、上記ベース領域と抵抗体とが対向するこ
れらの電極取出し領域上に第２の絶縁膜開口を、該抵抗
体の、ベース領域と反対側の電極取出し領域上に第３の
絶縁膜開口を形成し、その後、第２の半導体層を、エミ
ッタ領域上から第１の絶縁膜開口を介して第２の絶縁膜
上のベース電極取出し領域と反対側に延びるよう形成
し、上記第１の半導体層及びベース領域の絶縁膜開口内
に露出する部分に低抵抗導電層を形成し、上記第２の絶
縁膜開口内にベース領域及び抵抗体に跨がるようこれら
に共通な電極を一体に形成し、エミッタ電極を第２の絶
縁膜上に第２の半導体層とつながるよう形成し、しかも
エミッタ領域の形成を、上記第２の半導体層からの不純
物拡散により形成するものである。
は、トランジスタ形成領域に隣接する第１の絶縁膜上に
抵抗体として第１の半導体層を形成した後、第２の絶縁
膜のパターニングにより、上記エミッタ領域上に第１の
絶縁膜開口を、上記ベース領域と抵抗体とが対向するこ
れらの電極取出し領域上に第２の絶縁膜開口を、該抵抗
体の、ベース領域と反対側の電極取出し領域上に第３の
絶縁膜開口を形成し、その後、第２の半導体層を、エミ
ッタ領域上から第１の絶縁膜開口を介して第２の絶縁膜
上のベース電極取出し領域と反対側に延びるよう形成
し、上記第１の半導体層及びベース領域の絶縁膜開口内
に露出する部分に低抵抗導電層を形成し、上記第２の絶
縁膜開口内にベース領域及び抵抗体に跨がるようこれら
に共通な電極を一体に形成し、エミッタ電極を第２の絶
縁膜上に第２の半導体層とつながるよう形成し、しかも
エミッタ領域の形成を、上記第２の半導体層からの不純
物拡散により形成するものである。
この発明においては、エミッタ領域のその電極との接続
部分をベース電極取出し領域から遠ざかるよう第２の絶
縁膜上に取り出し、ベース電極取出し領域に低抵抗導電
層を形成したので、エミッタ領域からベース電極取出し
領域までの距離が、製造プロセス上必要とされるエミッ
タ電極及びベース電極の間隔に関係なく上記第１及び第
２の絶縁膜開口の距離により決まることとなり、これを
絶縁膜の窓開け加工での最小寸法まで縮小することがで
き、これによりベース抵抗を大きく低減することがで
き、しかも上記ベース電極と抵抗体の一端側の電極とが
一体構造であるため、ベース領域と抵抗体との接続部分
を、配線抵抗が非常に小さく、信頼性の高いものとでき
る。
部分をベース電極取出し領域から遠ざかるよう第２の絶
縁膜上に取り出し、ベース電極取出し領域に低抵抗導電
層を形成したので、エミッタ領域からベース電極取出し
領域までの距離が、製造プロセス上必要とされるエミッ
タ電極及びベース電極の間隔に関係なく上記第１及び第
２の絶縁膜開口の距離により決まることとなり、これを
絶縁膜の窓開け加工での最小寸法まで縮小することがで
き、これによりベース抵抗を大きく低減することがで
き、しかも上記ベース電極と抵抗体の一端側の電極とが
一体構造であるため、ベース領域と抵抗体との接続部分
を、配線抵抗が非常に小さく、信頼性の高いものとでき
る。
さらに、抵抗体を構成する第１の半導体層を絶縁膜上に
形成しているため、上記抵抗体と基板との間で寄生容量
の発生を抑えることができるのみならず、トランジスタ
の形成領域と抵抗体の形成領域とを分離する絶縁膜が不
要となり、両者の距離を縮小することができ、また、抵
抗体を構成する第１の半導体層の、第２，第３の絶縁膜
開口内に露出する部分には、低抵抗導電層を形成してい
るため、上記抵抗体の抵抗値を、上記低抵抗導電層上に
配置される電極の離間距離に関係なく、上記第２，第３
の絶縁膜開口の離間寸法により決めることができ、回路
設計の自由度を向上できる。
形成しているため、上記抵抗体と基板との間で寄生容量
の発生を抑えることができるのみならず、トランジスタ
の形成領域と抵抗体の形成領域とを分離する絶縁膜が不
要となり、両者の距離を縮小することができ、また、抵
抗体を構成する第１の半導体層の、第２，第３の絶縁膜
開口内に露出する部分には、低抵抗導電層を形成してい
るため、上記抵抗体の抵抗値を、上記低抵抗導電層上に
配置される電極の離間距離に関係なく、上記第２，第３
の絶縁膜開口の離間寸法により決めることができ、回路
設計の自由度を向上できる。
また、この発明においては、エミッタ領域をその上に形
成した半導体層からの不純物拡散により形成するように
したので、エミッタ・ベースの接合が浅くなり、これに
よりトランジスタの周波数特性を向上できる。
成した半導体層からの不純物拡散により形成するように
したので、エミッタ・ベースの接合が浅くなり、これに
よりトランジスタの周波数特性を向上できる。
以下、この発明の実施例を図について説明する。
第１図(a)〜(d)はこの発明の一実施例による製造方法の
主要工程段階における状態を示す断面図で、図におい
て、第６図の従来例と同等部分は同一符号で示し、６０
１は分離酸化膜１０２上に形成された抵抗層（第１のポ
リシリコン膜）、６０２はエミッタ領域上に形成された
第２のシリコン膜、５０１は第２のポリシリコン膜６０
２及び抵抗層６０１上の金属シリサイド膜である。
主要工程段階における状態を示す断面図で、図におい
て、第６図の従来例と同等部分は同一符号で示し、６０
１は分離酸化膜１０２上に形成された抵抗層（第１のポ
リシリコン膜）、６０２はエミッタ領域上に形成された
第２のシリコン膜、５０１は第２のポリシリコン膜６０
２及び抵抗層６０１上の金属シリサイド膜である。
次に製造方法について説明する。
まず、第６図(b)に示す状態までは従来と同様に、ｐ−
形シリコン基板１にｎ＋形コレクタ埋込層２，ｎ−形エ
ピタキシャル層３，チャネルカット用ｐ形層４および分
離用酸化膜１０２（なお、この分離酸化膜１０２は第６
図で示した従来例の抵抗形成領域まで施されているもの
である。）を形成した後、第６図(b)における窒化膜２
０１を除去し、第１図(a)に示す様に抵抗層６０１とな
るポリシリコン膜を皮着させる。ここでシリコン膜とし
てポリ（多結晶）シリコン膜を使用したが、勿論非晶質
シリコン膜，単結晶シリコン膜または多孔質シリコン膜
などいづれでも良い。その後使用する最大の抵抗値から
決まる抵抗の長さに従って、ポリシリコン膜を周知の写
真製版及びエッチング技術によってパターンニングす
る。
形シリコン基板１にｎ＋形コレクタ埋込層２，ｎ−形エ
ピタキシャル層３，チャネルカット用ｐ形層４および分
離用酸化膜１０２（なお、この分離酸化膜１０２は第６
図で示した従来例の抵抗形成領域まで施されているもの
である。）を形成した後、第６図(b)における窒化膜２
０１を除去し、第１図(a)に示す様に抵抗層６０１とな
るポリシリコン膜を皮着させる。ここでシリコン膜とし
てポリ（多結晶）シリコン膜を使用したが、勿論非晶質
シリコン膜，単結晶シリコン膜または多孔質シリコン膜
などいづれでも良い。その後使用する最大の抵抗値から
決まる抵抗の長さに従って、ポリシリコン膜を周知の写
真製版及びエッチング技術によってパターンニングす
る。
次いで下敷酸化膜１０１を除去し、第１図(a)に示すよ
うに、あらためてイオン注入保護用の酸化膜１０３を形
成し、図示しないホトレジストマスクを介して活性ベー
ス層となるｐ形層６また外部ベース層となるｐ＋層５
を、イオン注入法によって、コレクタ領域となるｎ−型
エピタキシャル層３の表面部の一部に、一側面が分離領
域１０２に接するように形成する。また、外部ベースを
形成するためのイオン注入時に同時にもしくは独自に上
記パターニングされた第１のポリシリコン膜にイオン注
入を行って抵抗層６０１を形成する。そして抵抗及び外
部ベース層のイオン注入後つづいてアニーリングを行う
かあるいは活性ベース層のイオン注入後に一括してアニ
ーリングを行い、次いで酸化膜４０２を被着する。この
酸化膜４０２には不純物を入れないか、もしくは、パッ
シベーション効果を少しでも保持するため１〜２％モル
濃度のリン（Ｐ）を入れる。
うに、あらためてイオン注入保護用の酸化膜１０３を形
成し、図示しないホトレジストマスクを介して活性ベー
ス層となるｐ形層６また外部ベース層となるｐ＋層５
を、イオン注入法によって、コレクタ領域となるｎ−型
エピタキシャル層３の表面部の一部に、一側面が分離領
域１０２に接するように形成する。また、外部ベースを
形成するためのイオン注入時に同時にもしくは独自に上
記パターニングされた第１のポリシリコン膜にイオン注
入を行って抵抗層６０１を形成する。そして抵抗及び外
部ベース層のイオン注入後つづいてアニーリングを行う
かあるいは活性ベース層のイオン注入後に一括してアニ
ーリングを行い、次いで酸化膜４０２を被着する。この
酸化膜４０２には不純物を入れないか、もしくは、パッ
シベーション効果を少しでも保持するため１〜２％モル
濃度のリン（Ｐ）を入れる。
次いで第１図(b)に示す様に、エミッタ部，ベース及び
コレクタ電極取り出し部に開口７０，５０，８０を同時
に形成して、第２のポリシリコン膜６０２を被着させ、
レジスト膜３０２をマスクにしてｎ＋形不純物を該膜６
０２に高濃度にイオン注入する。そしてｎ＋形不純物が
第２のポリシリコン膜６０２内で均一になる程度、若干
のアニーリングを行った後、エミッタ部とコレクタ取り
出し部を覆う様にポリシリコン６０２を残すパターニン
グを行う。なお、ポリシリコン膜や非結晶シリコン膜中
の不純物拡散係数は大きいため、比較的低温（900℃程
度）の短時間アニールでシリコン基体界面までほぼ同一
濃度になる。これは後工程の金属シリサイド形成時に取
り込まれる不純物を最小限度にするためである。またレ
ジスト膜なしで全面ｎ＋不純物イオン注入しパターニン
グ後にアニールする方法も有効である。
コレクタ電極取り出し部に開口７０，５０，８０を同時
に形成して、第２のポリシリコン膜６０２を被着させ、
レジスト膜３０２をマスクにしてｎ＋形不純物を該膜６
０２に高濃度にイオン注入する。そしてｎ＋形不純物が
第２のポリシリコン膜６０２内で均一になる程度、若干
のアニーリングを行った後、エミッタ部とコレクタ取り
出し部を覆う様にポリシリコン６０２を残すパターニン
グを行う。なお、ポリシリコン膜や非結晶シリコン膜中
の不純物拡散係数は大きいため、比較的低温（900℃程
度）の短時間アニールでシリコン基体界面までほぼ同一
濃度になる。これは後工程の金属シリサイド形成時に取
り込まれる不純物を最小限度にするためである。またレ
ジスト膜なしで全面ｎ＋不純物イオン注入しパターニン
グ後にアニールする方法も有効である。
次いで第１図(c)に示す様に、抵抗層６０１の酸化膜４
０２をパターニング除去した後に金属シリサイド膜５０
１を形成する。ここで抵抗部上の窓開けによって、残っ
た酸化膜４０２の部分が抵抗として働くのでこのパター
ニングで抵抗の長さが決められる。つまり周知の様にＴ
ｉＳｉ２やＷＳｉ２などの金属シリサイド膜は数Ω／□
と低抵抗であるので後工程のコンタクトにかかわる金属
シリサイド膜が形成される窓開けで抵抗値がほぼ決ま
る。また金属シリサイド膜は、周知の様にＴｉやＷなど
の金属を被着した後、低温（300〜600℃）のアニールに
よって形成される。
０２をパターニング除去した後に金属シリサイド膜５０
１を形成する。ここで抵抗部上の窓開けによって、残っ
た酸化膜４０２の部分が抵抗として働くのでこのパター
ニングで抵抗の長さが決められる。つまり周知の様にＴ
ｉＳｉ２やＷＳｉ２などの金属シリサイド膜は数Ω／□
と低抵抗であるので後工程のコンタクトにかかわる金属
シリサイド膜が形成される窓開けで抵抗値がほぼ決ま
る。また金属シリサイド膜は、周知の様にＴｉやＷなど
の金属を被着した後、低温（300〜600℃）のアニールに
よって形成される。
次に第１図(d)で示す様にパッシベーション膜４０１を
被着した後、該膜４０１のシンタリングとだらし及びエ
ミッタ層へのポリシリコン膜からの不純物拡散をかねて
アニーリングを行った後、従来通りコンタクトの窓開け
を行い低抵抗金属電極を形成する。ここでパッシベーシ
ョン膜４０１として、プラズマ及びスパッタ酸化膜さら
には窒化膜を使用することもできる。
被着した後、該膜４０１のシンタリングとだらし及びエ
ミッタ層へのポリシリコン膜からの不純物拡散をかねて
アニーリングを行った後、従来通りコンタクトの窓開け
を行い低抵抗金属電極を形成する。ここでパッシベーシ
ョン膜４０１として、プラズマ及びスパッタ酸化膜さら
には窒化膜を使用することもできる。
次に作用効果について説明する。
この実施例では以上述べた様にポリシリコン膜６０２か
らエミッタ領域へ不純物拡散を行うので浅い接合形成が
できトランジスタの高周波特性の向上が図られる。また
第２図に示す様にエミッタ・ベース間隔Ｄ２は、低抵抗
配線１０，１２に関係なく開口５０，７０によって決ま
り非常に小さくなって、ベース抵抗が大幅に低下する。
ここで低抵抗配線の写真製版精度から決まるコンタクト
９３，９５の位置は、エミッタ・ベース領域からそれぞ
れの低抵抗配線までの低抵抗の金属シリサイド膜で配線
されるので上記開口５０，７０と関係なく決めることが
できる。
らエミッタ領域へ不純物拡散を行うので浅い接合形成が
できトランジスタの高周波特性の向上が図られる。また
第２図に示す様にエミッタ・ベース間隔Ｄ２は、低抵抗
配線１０，１２に関係なく開口５０，７０によって決ま
り非常に小さくなって、ベース抵抗が大幅に低下する。
ここで低抵抗配線の写真製版精度から決まるコンタクト
９３，９５の位置は、エミッタ・ベース領域からそれぞ
れの低抵抗配線までの低抵抗の金属シリサイド膜で配線
されるので上記開口５０，７０と関係なく決めることが
できる。
さらにこの実施例においては、第１のポリシリコン膜か
らなる抵抗６０１は第３図に示す様にフィールド酸化膜
１０２上に形成されているので、その容量の増大はな
い。また、従来の第８図に相当する第４図に見られる様
に、抵抗９の上を配線１６，１７が通りかつ抵抗９の抵
抗値を低くする場合であっても、抵抗値を決める窓４１
からコンタクト部９１まで金属シリサイド配線を行って
いるため抵抗の幅を広げる必要がなく、第１のポリシリ
コン膜（抵抗層）とトランジスタ領域との分離が不要な
のと合わせてさらに集積度が向上する。また第１のポリ
シリコン膜を抵抗部としてでなく全面窓開けして、金属
シリサイド膜を形成し、ポリサイド膜として配線に使用
しているため設計の自由度を向上できる。
らなる抵抗６０１は第３図に示す様にフィールド酸化膜
１０２上に形成されているので、その容量の増大はな
い。また、従来の第８図に相当する第４図に見られる様
に、抵抗９の上を配線１６，１７が通りかつ抵抗９の抵
抗値を低くする場合であっても、抵抗値を決める窓４１
からコンタクト部９１まで金属シリサイド配線を行って
いるため抵抗の幅を広げる必要がなく、第１のポリシリ
コン膜（抵抗層）とトランジスタ領域との分離が不要な
のと合わせてさらに集積度が向上する。また第１のポリ
シリコン膜を抵抗部としてでなく全面窓開けして、金属
シリサイド膜を形成し、ポリサイド膜として配線に使用
しているため設計の自由度を向上できる。
以上のように本発明に係る半導体集積回路装置によれ
ば、エミッタ領域のその電極との接続部分をベース電極
取出し領域から遠ざかるよう第２の絶縁膜上に取り出
し、ベース電極取出し領域に低抵抗導電層を形成したの
で、エミッタ領域からベース電極取出し領域までの距離
が、製造プロセス上必要とされるエミッタ電極及びベー
ス電極の間隔に関係なく上記第１及び第２の絶縁膜開口
の距離により決まることとなり、これを絶縁膜の窓開け
加工での最小寸法まで縮小することができ、これにより
ベース抵抗を大きく低減することができ、しかも上記ベ
ース電極と抵抗体の一端側の電極とが一体構造であるた
め、ベース領域と抵抗体との接続部分を、配線抵抗が非
常に小さく、信頼性の高いものとできる効果がある。
ば、エミッタ領域のその電極との接続部分をベース電極
取出し領域から遠ざかるよう第２の絶縁膜上に取り出
し、ベース電極取出し領域に低抵抗導電層を形成したの
で、エミッタ領域からベース電極取出し領域までの距離
が、製造プロセス上必要とされるエミッタ電極及びベー
ス電極の間隔に関係なく上記第１及び第２の絶縁膜開口
の距離により決まることとなり、これを絶縁膜の窓開け
加工での最小寸法まで縮小することができ、これにより
ベース抵抗を大きく低減することができ、しかも上記ベ
ース電極と抵抗体の一端側の電極とが一体構造であるた
め、ベース領域と抵抗体との接続部分を、配線抵抗が非
常に小さく、信頼性の高いものとできる効果がある。
さらに、抵抗体を構成する第１の半導体層を絶縁膜上に
形成しているため、上記抵抗体と基板との間での寄生容
量の発生を抑えることができるのみならず、トランジス
タの形成領域と抵抗体の形成領域とを分離する絶縁膜が
不要となり、両者の距離を縮小することができ、また、
抵抗体を構成する第１の半導体層の、第２，第３の絶縁
膜開口内に露出する部分には、低抵抗導電層を形成して
いるため、上記抵抗体の抵抗値を、上記低抵抗導電上に
配置される電極の離間距離に関係なく、上記第２，第３
の絶縁膜開口の離間寸法により決めることができ、回路
設計の自由度を向上できる効果もある。
形成しているため、上記抵抗体と基板との間での寄生容
量の発生を抑えることができるのみならず、トランジス
タの形成領域と抵抗体の形成領域とを分離する絶縁膜が
不要となり、両者の距離を縮小することができ、また、
抵抗体を構成する第１の半導体層の、第２，第３の絶縁
膜開口内に露出する部分には、低抵抗導電層を形成して
いるため、上記抵抗体の抵抗値を、上記低抵抗導電上に
配置される電極の離間距離に関係なく、上記第２，第３
の絶縁膜開口の離間寸法により決めることができ、回路
設計の自由度を向上できる効果もある。
また、この発明に係る半導体集積回路装置の製造方法に
よれば、ベース電極及び抵抗体の低抵抗電極を、ベース
領域と、これに隣接する絶縁膜上の抵抗体とに跨がるよ
う一体に形成して、上記低抵抗電極によりベース領域と
抵抗体とを接続するので、該両者の接続部分を、構造上
の信頼性が高くかつその抵抗値の十分小さいものとでき
る。
よれば、ベース電極及び抵抗体の低抵抗電極を、ベース
領域と、これに隣接する絶縁膜上の抵抗体とに跨がるよ
う一体に形成して、上記低抵抗電極によりベース領域と
抵抗体とを接続するので、該両者の接続部分を、構造上
の信頼性が高くかつその抵抗値の十分小さいものとでき
る。
また、エミッタ領域をその上に形成した半導体層からの
不純物拡散により形成するようにしたので、エミッタ・
ベーの接合が浅くなり、これによりトランジスタの周波
数特性を向上できる効果がある。
不純物拡散により形成するようにしたので、エミッタ・
ベーの接合が浅くなり、これによりトランジスタの周波
数特性を向上できる効果がある。
さらに、エミッタ領域への不純物の拡散源となる半導体
層を、エミッタ領域上から絶縁膜開口を介して絶縁膜上
のベース電極取出し領域と反対側に延びるよう形成し、
エミッタ電極を、エミッタ領域上ではなく絶縁膜上に上
記半導体層とつながるよう形成するので、エミッタ領域
からベース電極取出し領域までの距離を、製造プロセス
上必要とされるエミッタ電極及びベース電極の間隔に関
係なく、絶縁膜の窓開け加工での最小寸法まで縮小する
ことができる効果もある。
層を、エミッタ領域上から絶縁膜開口を介して絶縁膜上
のベース電極取出し領域と反対側に延びるよう形成し、
エミッタ電極を、エミッタ領域上ではなく絶縁膜上に上
記半導体層とつながるよう形成するので、エミッタ領域
からベース電極取出し領域までの距離を、製造プロセス
上必要とされるエミッタ電極及びベース電極の間隔に関
係なく、絶縁膜の窓開け加工での最小寸法まで縮小する
ことができる効果もある。
第１図はこの発明の一実施例による製造方法の主要工程
段階における状態を示す断面図、第２図は本発明の実施
例の方法で製造されたトランジスタの平面パターン図、
第３図は上記実施例の方法で製造された抵抗の断面図、
第４図はその平面パターン図、第５図は本発明及び従来
のトランジスタと抵抗が接続された回路図、第６図は従
来の製造方法の主要工程段階における状態を示す断面
図、第７図は従来方法で製造されたトランジスタの平面
パターン図、第８図は従来方法で製造された抵抗の平面
パターン図、第９図は従来方法で製造された抵抗の断面
図である。 図において、１はｐ−形シリコン基板、３はｎ−形エピ
タキシャル層（第１伝導形層）、６はベース領域、７は
エミッタ領域、８はコレクタ電極取り出し層、９はベー
ス電極、１０はエミッタ電極、１１はコレクタ電極、１
０２は分離酸化膜、１０１，１０３，４０２はシリコン
酸化膜、２０１は窒化膜、３０２はレジスト膜、４０１
はＰＳＧ膜（保護膜）、５０１は金属シリサイド膜、６
０１，６０２は第１，第２のポリシリコン膜である。 なお図中同一符号は同一又は相当部分を示す。
段階における状態を示す断面図、第２図は本発明の実施
例の方法で製造されたトランジスタの平面パターン図、
第３図は上記実施例の方法で製造された抵抗の断面図、
第４図はその平面パターン図、第５図は本発明及び従来
のトランジスタと抵抗が接続された回路図、第６図は従
来の製造方法の主要工程段階における状態を示す断面
図、第７図は従来方法で製造されたトランジスタの平面
パターン図、第８図は従来方法で製造された抵抗の平面
パターン図、第９図は従来方法で製造された抵抗の断面
図である。 図において、１はｐ−形シリコン基板、３はｎ−形エピ
タキシャル層（第１伝導形層）、６はベース領域、７は
エミッタ領域、８はコレクタ電極取り出し層、９はベー
ス電極、１０はエミッタ電極、１１はコレクタ電極、１
０２は分離酸化膜、１０１，１０３，４０２はシリコン
酸化膜、２０１は窒化膜、３０２はレジスト膜、４０１
はＰＳＧ膜（保護膜）、５０１は金属シリサイド膜、６
０１，６０２は第１，第２のポリシリコン膜である。 なお図中同一符号は同一又は相当部分を示す。
フロントページの続き (72)発明者 大崎 三郎 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭59−68961（ＪＰ，Ａ) 特開 昭61−64163（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体基板上に相互に隣接して配置され
た、バイポーラ形トランジスタの形成領域及び第１の絶
縁膜と、 上記トランジスタの形成領域内に上記第１の絶縁膜に隣
接するよう形成され、一部にエミッタ領域を有するベー
ス領域と、 上記第１の絶縁膜上に形成され、抵抗体を構成する第１
の半導体層と、 上記基板表面全面に形成され、上記エミッタ領域上に第
１の絶縁膜開口を、上記ベース領域と抵抗体とが対向す
る部分上に第２の絶縁膜開口を、該抵抗体の上記ベース
領域と反対側の端部上に第３の絶縁膜開口を有する第２
の絶縁膜と、 上記エミッタ領域とその電極との接続部分を上記第１の
絶縁膜開口を介して第２の絶縁膜開口から遠ざかるよう
第２の絶縁膜上に取り出す第２の半導体層と、 上記第１の半導体層の露出部分及び第２の半導体層上に
形成された低抵抗導電層と、 上記第２の絶縁膜開口内に形成され、ベース領域及び抵
抗体に共通な共通電極と、 上記第２の絶縁膜上に配置され、上記第２の半導体層と
接続されたエミッタ電極とを備えたことを特徴とする半
導体集積回路装置。 - 【請求項２】半導体基板上に素子形成領域及び厚い第１
の絶縁膜をこれらが隣接するよう形成する工程と、 上記第１の絶縁膜上に所定の大きさの第１のシリコン膜
を形成する工程と、 上記素子形成領域内に上記第１の絶縁膜に接するようベ
ース領域を形成する工程と、 全面に第２の絶縁膜を形成し、そのパターニングにより
上記ベース領域の所定部分上に絶縁膜開口を形成する工
程と、 第２導電型の不純物が導入された第２のシリコン膜を、
上記絶縁膜開口内から、第２の絶縁膜上のベース電極取
出領域と反対側の部分に延びるよう形成する工程と、 上記第１のシリコン膜上の第２の絶縁膜を、所定の抵抗
値に応じて決まる所要の領域が残るよう除去する工程
と、 上記第２のシリコン膜の表面，窓開けされたベース電極
取出領域の表面，及び絶縁物が除去された第１のシリコ
ン膜の表面に金属シリサイド膜を形成する工程と、 全面に第３の絶縁膜を形成した後、アニール処理により
上記第２のシリコン膜からベース領域内に不純物を拡散
してエミッタ領域を形成する工程と、 上記第３の絶縁膜のパターニングにより、上記第２のシ
リコン膜の、第２の絶縁膜上に位置する部分上に第１の
電極用開口を、上記ベース電極取出領域から第１のシリ
コン膜の一端に跨がる領域上に第２の電極用開口を形成
する工程と、 上記第１，第２の電極用開口内に低抵抗配線を形成する
工程とを含むことを特徴とする半導体集積回路装置の製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61080584A JPH0654795B2 (ja) | 1986-04-07 | 1986-04-07 | 半導体集積回路装置及びその製造方法 |
| GB8708241A GB2188778B (en) | 1986-04-07 | 1987-04-07 | Semiconductor ic devices |
| US07/362,232 US4949153A (en) | 1986-04-07 | 1989-06-06 | Semiconductor IC device with polysilicon resistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61080584A JPH0654795B2 (ja) | 1986-04-07 | 1986-04-07 | 半導体集積回路装置及びその製造方法 |
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