JPH0216016B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は半導体集積回路装置及びその製造方
法に係り、特にバイポーラ形半導体集積回路装置
（以下「BIP・IC」という。）におけるトランジス
タ及びこのトランジスタに接続される抵抗の電極
引き出し部の形成方法の改良に関するものであ
る。

一般に、BIP・ICにおけるトランジスタは、pn
接合分離、選択酸技術を用いた酸化膜分離、また
は三重拡散を用いる方法などによつて電気的に独
立した島内に形成される。ここでは酸化膜分離法
によつてnpnトランジスタを形成する方法につい
て述べる。勿論、これ以外の上記各種分離法を用
いる場合、さらにpnpトランジスタについても適
用できるものである。

さらに、BIP・ICにおいては、その構成素子が
一般にトランジスタ、ダイオード及び抵抗からな
つており、ダイオードについてはトランジスタと
同様な製造で造られるので、ここではトランジス
タと抵抗とが組み合わされたもの、つまり第１図
に示すようにトランジスタT_rのベースＢに抵抗
Ｒが接続されたものを具備した半導体集積回路装
置について述べる。

この様にベースに抵抗Ｒが接続されたトランジ
スタにおいては、従来第２図ａ〜ｅに示す方法で
製造されていたものであり、以下この図に基づい
て従来の方法を説明する。まず、第２図ａに示す
ように、低不純物濃度のｐ形（p^-形）シリコン
基板１にコレクタ埋込層となる高不純物濃度の第
１および第２のｎ形（n⁺形）層２ａ，２ｂを選
択的に形成した後、それらの上にn^-形エピタキ
シヤル層３を成長させる。次に、第２図ｂに示す
ように下敷酸化膜１０１及び窒化膜２０１を順次
n^-形エピタキシヤル３上に形成し、窒化膜２０
１をパターニングして、この窒化膜２０１をマス
クとして選択酸化を施してトランジスタ形成領域
及び抵抗形成領域を囲うように厚い分離酸化膜１
０２を形成するが、このときの分離酸化膜１０２
の下にはチヤネルカツト用のｐ形層４が同時に形
成される。この時のトランジスタ形成領域のn^-
形エピタキシヤル層３はトランジスタのコレクタ
領域となり、以下説明の都合上第１のn^-形エピ
タキシヤル層３ａと、抵抗領域のn^-形エピタキ
シヤル層３を第２のエピタキシヤル層３ｂと称
す。次に第２図ｃに示すように、上述の選択酸化
用のマスクとして用いた窒化膜２０１を下敷酸化
膜１０１とともに除去して、あらためてイオン注
入保護用の酸化膜１０３をn^-形エピタキシヤル
層２ａ，２ｂ上に形成し、ホトレジスト膜（この
段階でのホトレジスト膜は図示せず）をマスクと
して第１のn^-形エピタキシヤル層２ａの表面部
の一部に一側面がトランジスタ領域と抵抗領域と
を分離する分離酸化膜１０２に接して外部ベース
層となるp⁺形層５を、更に、上記ホトレジスト
膜を除去し、あらためてホトレジスト膜３０１を
形成し、これをマスクとして第１のn^-形エピタ
キシヤル層２ａの表面部に上記外部ベース層５と
一側面が接する活性ベース領域となるｐ形層６及
び第２のn^-形エピタキシヤル層２ｂの表面部に
抵抗領域となるｐ形層９をイオン注入によつて形
成する。つづいて、第３図ｄに示すように、ホト
レジスト膜３０１を除去し、一般にホスシリケー
トガラス（PSG）からなるパツシペーシヨン膜
４０１を全面に被着させ、イオン注入された外部
ベース層５及び活性ベース領域６、並びに抵抗領
域９のアニールとPSG膜４０１の焼しめとをか
ねた熱処理を行なつて、中間段階の外部ベース層
５および活性ベース層６と抵抗領域９とした後、
PSG膜４０１に所要の開口７０および８０を形
成して、イオン注入法によつて活性ベース層６の
表面部の一部にエミツタ層となるべきn⁺形層７
および第１のn^-形エピタキシヤル層２ａの表面
部の一部にコレクタ電極取り出し層となるべき
n⁺形層８を形成する。その後、第４図ｅに示す
ように各イオン注入層をアニールして、外部ベー
ス層５および活性ベース領域６及び抵抗領域９を
完成させるとともにエミツタ領域７およびコレク
タ電極取り出し層８を形成した後に、ベース電極
取り出し用の開口５０と抵抗電極取り出し用の開
口９１，９２を形成し、各開口部５０，７０，８
０，９１および９２に電極の突き抜け防止用の金
属シリサイド〔白金シリサイド（Pt−Si）、バラ
ジウムシリサイド（Pd−Si）など〕膜５０１を
形成した上で、アルミニウム（Al）のような低
抵抗金属によつてベース電極配線１２、エミツタ
電極配線１０、コレクタ電極配線１１、およびベ
ース−抵抗間配線１３と抵抗電極配線１４を形成
する。

第３図はこの従来方法で製造されたトランジス
タの平面パターン図である。ところで、トランジ
スタの周波数特性はベース・コレクタ容量および
ベース抵抗などに依存し、周波数特性の向上には
これらを小さくする必要がある。上記構造ではベ
ース抵抗を低下するためにp⁺形外部ベース層５
を設けたのであるが、これはベース・コレクタ容
量の増大を招くという欠点がある。また、ベース
抵抗はエミツタ領域７とベース電極開口５０との
距離D₁にも依存し、従来のものではベース電極
配線１２とエミツタ電極配線１０との間隔と各電
極配線９，１０の各開口５０，７０からのはみ出
し分との合計距離となつており、ホトエツチング
の精度を向上して電極配線間隔を小さくしても、
上記はみ出し分はどうしても残り、距離D₁を小
さくするには限度があつた。

さらに、トランジスタのベースに接続される抵
抗領域９が拡散抵抗で構成されているため、トラ
ンジスタ領域と抵抗領域９とを分離酸化膜１０２
で分離する必要があり、かつベース−抵抗間配線
１３及び抵抗電極配線１４が施されているので、
抵抗領域９上を他の配線を施すに際し制限を受け
集積度が上げ難く、しかも抵抗領域９がｐ−ｎ接
合で分離されているため、容量を有し、周波数低
下の一因をなしていたものである。

この発明は上記した点に鑑みてなされたもので
あり、トランジスタとこのトランジスタのベース
に接続される抵抗とを有する半導体集積回路装置
において、トランジスタのベース電極をシリコン
膜と金属シリサイド膜との重畳層を介してベース
領域に接続することによつてベース抵抗及び容量
の低減化を図り周波数特性の向上を図るととも
に、エミツタ領域とベース電極開口との距離の中
に両電極配線の各開口からのはみ出し分を考慮す
る必要がなく、しかも、上記シリコン膜に抵抗領
域を有せしめて、容量のなく、集積度の向上が図
れる半導体集積回路装置及びその製造方法を提供
することを目的とするものである。

以下にこの発明の実施例を説明する。

第４図ａ〜ｇはこの発明の一実施例になる製造
方法の主要工程段階における状態を示す断面図
で、第２図の従来例と同等部分は同一符号で示
す。まず、第２図ｂに示す状態までは従来と同様
に、p^-形シリコン基板１にn⁺形コレクタ埋込層
２、n^-形エピタキシヤル層３、チヤネルカツト
用ｐ形層４および分離用酸化膜１０２（なお、こ
の分離酸化膜１０２は第２図で示した従来例の抵
抗形成領域まで施されているものである。）を形
成した後、第２図ｂにおける窒化膜２０１および
下敷酸化膜１０１を除去し、第４図ａに示すよう
に、あらためてイオン注入保護用の酸化膜１０３
を形成し、図示しないホトレジストマスクを介し
て活性ベース層となるｐ形層６をイオン注入法に
よつて、コレクタ領域となるn^-形エピタキシヤ
ル層３の表面部の一部に一側面が分離領域１０２
に接するように形成し、ｐ形層６におけるベース
電極開口となるべき領域近傍の上記酸化膜１０３
を除去し、その除去部分を含めて全上面にポリシ
リコン膜６０１を被着させる。次に、第４図ｂに
示すようにポリシリコン膜６０１の表面にｐ形不
純物を全面に導入してから、シンタリングを行な
うことによつてＰ形層６を中間段階の活性ベース
領域とした後、ポリシリコン膜６０１をこの活性
ベース領域６の一部に一端が接続され、所定の抵
抗領域を有するように上記分離酸化膜１０２上に
延在するようにして選択エツチング除去し、改め
て酸化を行つて、酸化膜１０３があつた位置に酸
化膜１０５を、ポリシリコン膜６０１の上に酸化
膜１０６を形成し、更に全上面にPSG膜４０１
を形成する。次に第４図ｃに示すようにホトレジ
ストマスク３０２を用いた選択エツチングによつ
て、ポリシリコン膜６０１の一端部及びベース領
域６の一部の上、ポリシリコン膜６０１の他端部
の上、ベース領域６におけるエミツタ形成領域、
およびコレクタ領域３におけるコレクタ電極取り
出し層形成領域の上、並びに分離酸化膜１０２の
上の酸化膜１０５，１０６及びPSG膜４０１を
除去する。次に第４図ｄに示すように新しいホト
レジスト膜３０３で酸化膜１０５，１０６，４０
１が除去され、露出されたポリシリコン膜６０１
の一端部及びベース領域６の一部、酸化膜４０
１、およびポリシリコン膜６０１の他端部を覆
い、ベース領域６におけるエミツタ形成領域及び
コレクタ領域におけるコレクタ電極取り出し層形
成領域に、ｎ形不純物を高濃度にイオン注入して
エミツタ領域となるべきn⁺形層７およびコレク
タ電極取り出し層となるべきn⁺形層８を形成す
る。次に第４図ｅに示すように、Pt，Pdなどの
シリコンとの間に金属シリサイドを形成する金属
層５００を全上面に蒸着またはスパツタリングに
よつて形成した後、シンタリングを行なつて金属
シリサイド膜をシリコン基体の露出面及びポリシ
リコン膜６０１露出面の上に形成するとともに、
活性ベース層６、エミツタ領域７およびコレクタ
電極取り出し層８を完成する。この時形成され金
属シリサイド膜において、ポリシリコン膜６０１
の一端部及びベース領域６の一部の上に形成され
たものを第１の金属シリサイド膜５０１と、ポリ
シリコン膜６０１の他端部の上に形成されたもの
を第２の金属シリサイド膜５０２と、エミツタ領
域６の上に形成されたものを第３の金属シリサイ
ド膜５０３と、コレクタ電極取り出し層８の上に
形成されたものを第４の金属シリサイド膜５０４
と以下称す。次に第４図ｆに示すように、第１〜
第４の金属シリサイド膜５０１〜５０４を残して
金属層５００にエツチング除去したのち、全表面
に窒化膜２０２を被着させ、更にその上に各電極
のためのコンタクト孔形成用のホトレジストマス
ク３０４を形成する。次に第４図ｇに示すよう
に、ホトレジストマスク３０４をマスクとして窒
化膜２０２に選択エツチングを施して第１の金属
シリサイド膜５０１におけるポリシリコン膜６０
１上に位置するベース電極用コンタクト孔９１、
第２の金属シリサイド膜５０２上に位置する抵抗
電極用コンタクト孔９２、第３の金属シリサイド
膜５０３上に位置するエミツタ電極用コンタクト
孔７０および第４の金属シリサイド膜５０４上に
位置するコレクタ電極用コンタクト孔８０を形成
した後、それぞれのコンタクト孔を介して、例え
ばAlなどの低抵抗金属によつてベース電極１２、
エミツタ電極配線１０、コレクタ電極配線１１お
よび抵抗電極配線１４をそれぞれ形成する。

なお、第４図ｅにおいて符号６２２はベース電
極配線１２と抵抗電極配線１４間に形成されるポ
リシリコン膜６０１の抵抗領域である。

第５図はこの様にして製造されたトランジスタ
及びこのトランジスタのベースに接続された抵抗
の平面パターン図で、図に示すように、エミツタ
領域７０とベース電極１２につながつているポリ
シリコン膜６０１一端部および第１の金属シリサ
イド膜５０１との距離D₂はマスク寸法によつて
本質的にきまり、従来の場合のように電極配線の
はみ出し分が含まれないので、従来の第３図に示
した距離D₁に比して小さくでき、ベース抵抗は
その分だけ小さくなるのみでなく、従来のp⁺形
外部ベース層５２（数＋Ω／□〜100Ω／□）の
代りに低抵抗の金属シリサイド膜５０１（数Ω／
□〜数＋Ω／□）を用いたので小さくなる。更
に、p⁺形外部ベース層５２を用いず、ベース層
６２自体若干小さくなつているので、ベース・コ
レクタ容量も小さくなり、トランジスタの周波数
特性は改良されるものである。

しかも、抵抗は、分離酸化膜１０２上に形成さ
れたポリシリコン膜６０１の第１および第２の金
属シリサイド膜５０１，５０２で挾まれた領域６
９２によつて形成されているので、トランジスタ
との分離領域を必要とせず、かつ抵抗領域６９２
における容量もほとんどないものであり、周波数
特性に悪影響を及ぼさず、しかもベース電極配線
１２及び抵抗電極配線１４がそれぞれ第１および
第２の金属シリサイド膜５０１，５０２に接続さ
れているので、任意の位置に配置でき、この面か
らも集積度の向上が図れるものである。

なお、コンタクト孔形成時の被膜として窒化膜
２０２を用いたのは、開口としては酸化膜１０
５、PSG膜４０１の開口を用いるためで、従つ
て、窒化膜２０２への開口は、PSG膜４０１の
開口より若干大きめにしてあるものである。

この発明は以上に述べたように、トランジスタ
とこのトランジスタのベースに接続される抵抗を
有したものにおいて、ベース領域の一部に一端が
接続されるとともに分離領域上まで延在された抵
抗領域を有するシリコン膜を形成し、ベース領域
上及びシリコン膜の一端部に第１の金属シリサイ
ド膜を、シリコン膜の他端部に第１の金属シリサ
イド膜と離隔して第２の金属シリサイド膜を形成
し、第１の金属シリサイド膜のシリコン膜上にベ
ース電極を、第２の金属シリサイド膜上に抵抗電
極を形成したものとしたので、ベース電極取り出
し領域とエミツタ層との距離を小さくしベース抵
抗を小さくでき、高不純物濃度の外部ベース層を
設けないので、ベース・コレクタ間容量を小さく
でき、しかも抵抗領域に容量がほとんどないので
周波数特性の向上が図れ、従来のもののようにト
ランジスタと抵抗との間の分離領域を必要とせ
ず、ベース電極配線及び抵抗電極の配線の設計余
裕度が上がるため集積度を高められるという効果
がある。又更に、エミツタ領域上に第３の金属シ
リサイド膜を形成し、この膜を介してエミツタ電
極を設けたので、この金属シリサイド膜がバリヤ
メタルとして機能し、電極配線金属であるアルミ
ニウムとシリコン基板の反応は起らず、従つて周
波数特性の向上を狙つて設けられた浅いエミツタ
接合に対してもアルミニウムがpn接合を突きぬ
けて素子を破壊するといつた危険性は回避できる
という効果の他、低抵抗の金属シリサイド膜が各
電極配線金属とエミツタ領域、ベース領域及びコ
レクタ領域との間に介在する事により良好な電気
的接続が可能となり、各電極のコンタクト抵抗が
低減し、この点からも周波数特性の向上に寄与す
るという効果を有するものである。

【図面の簡単な説明】

第１図はトランジスタと抵抗が接続された回路
図、第２図ａ〜ｅは従来の製造方法の主要工程段
階における状態を示す断面図、第３図は従来方法
で製造されたトランジスタの平面パターン図、第
４図ａ〜ｇはこの発明の一実施例になる製造方法
の主要工程段階における状態を示す断面図、第５
図はこの実施例の方法で製造されたトランジスタ
の平面パターン図である。 図において、１はp^-形シリコン基板、３はn^-
形エピタキシヤル層（第１伝導形層）、６はベー
ス領域、７はエミツタ領域、８はコレクタ電極取
り出し層、９はベース電極、１０はエミツタ電
極、１１はコレクタ電極、１０２は分離酸化膜、
１０５，１０６はシリコン酸化膜、２０２は窒化
膜、３０２はレジスト膜、４０１はPSG膜（保
護膜）、５０１〜５０４は第１ないし第４の金属
シリサイド膜、６０１はシリコン膜である。な
お、図中同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板の一主面上に分離領域に囲まれて
   形成された第１導電型のコレクタ領域、このコレ
   クタ領域内に形成され、表面が露出された第２導
   電型のベース領域、このベース領域内に形成さ
   れ、表面が露出された第１導電型のエミツタ領
   域、上記ベース領域の一部に一端が接続されると
   ともに上記分離領域上まで延在された抵抗領域を
   有するシリコン膜、上記ベース領域上及び上記シ
   リコン膜の一端部上に形成された第１の金属シリ
   サイド膜、この第１の金属シリサイド膜の上記シ
   リコン膜上に形成されたベース電極、上記シリコ
   ン膜の他端部上に上記第１の金属シリサイド膜と
   離隔して形成された第２の金属シリサイド膜、こ
   の第２の金属シリサイド膜上に形成された抵抗電
   極、上記エミツタ領域上に形成された第３の金属
   シリサイド膜、この第３の金属シリサイド膜上に
   形成されたエミツタ電極、上記コレクタ領域上に
   形成された第４の金属シリサイド膜、この第４の
   金属シリサイド膜上に形成されたコレクタ電極を
   備えた半導体集積回路装置。 ２ シリコン膜を多結晶シリコン膜としたことを
   特徴とする特許請求の範囲第１項記載の半導体集
   積回路装置。 ３ 半導体基板の一主面上に分離領域に囲まれる
   第１導電型のコレクタ領域を形成する第１の工
   程、このコレクタ領域の表面部の一部に第２導電
   型のベース領域を形成する第２の工程、このベー
   ス領域の一部に一端が接続されるとともに、上記
   分離領域上まで延在され、抵抗領域を有するシリ
   コン膜を形成する第３の工程、上記コレクタ領域
   及びベース領域の表面上、並びに上記シリコン膜
   上にシリコン酸化膜を形成する第４工程、このシ
   リコン酸化膜に選択エツチングを施して上記コレ
   クタ領域の電極取り出し部およびエミツタ領域形
   成部の上、ベース領域の一部の上、並びに上記シ
   リコン膜の一端部及び他端部の上に形成された上
   記シリコン酸化膜を除去する第５の工程、露出さ
   れた上記ベース領域の一部、並びにシリコン膜の
   一端部及び他端部の上をレジスト膜で覆うたの
   ち、上記コレクタ領域の電極取り出し部および上
   記エミツタ領域形成部に第１導電型の不純物を高
   濃度に注入し上記レジスト膜を除去後アニーリン
   グを施してエミツタ領域およびコレクタ電極取り
   出し層を形成する第６工程、露出されたベース領
   域の一部及びシリコン膜の一端部の上に第１の金
   属シリサイド膜を、露出されたシリコン膜の他端
   部の上に第２の金属シリサイド膜を、露出された
   エミツタ領域上及びコレクタ電極取り出し層の上
   に第３および第４の金属シリサイド膜をそれぞれ
   形成する第７の工程、上記分離領域の上および上
   記分離領域で囲まれ上記各工程を経た領域上にシ
   リコン窒化膜の保護膜を形成し、それぞれこの保
   護膜に設けた開孔を通して上記シリコン膜の一端
   部上位置にベース電極、シリコン膜の他端部上位
   置に抵抗電極、エミツタ領域上位置にエミツタ電
   極およびコレクタ電極取り出し層上位置にコレク
   タ電極を形成する第８の工程を備えたことを特徴
   とする半導体集積回路装置の製造方法。 ４ シリコン膜に多結晶シリコン膜を用い、第３
   工程では、多結晶シリコン膜を全上面に形成し第
   ２導電形の不純物を導入後パターニングを施して
   ベース領域上の一部からこれに接する分離領域の
   上にわたつて残すことを特徴とする特許請求の範
   囲第３項記載の半導体集積回路装置の製造方法。 ５ 第８の工程におけるエミツタ領域およびコレ
   クタ電極取り出し層に位置する窒化膜からなる保
   護膜の開孔はそれぞれ当該部位におけるシリコン
   酸化膜の開孔より大きくすることを特徴とする特
   許請求の範囲第３項または第４項記載の半導体集
   積回路の製造方法。