JPS5968961A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体集積回路装置及びその製造方法に係り
、特にバイポーラ形半導体集積回路装置（以下「Ｂ　Ｉ
　Ｐ　−Ｉ　Ｃｌという、）におけるトランジスタ及び
このトランジスタに接続される抵抗の電極引き出し部の
形成方法の改良に関するものである。

一般に、ＢＩＰ−ＩＣにおけるトランジスタは、ｐｎｎ
接合分離１択択酸技術用いた酸化膜分離、または三重拡
散を用いる方法などによって電気的に独立した島内に形
成される。ここでは酸化膜分離法によってｎｐｎ　）ラ
ンジスタを形成する方法について述べる。勿論、これ以
外の上記各種分離法を用いる場合、さらにｐｎｐ　）ラ
ンジスタについても適用できるものである。

さらに、ＢＩＰ・、ＩＣにおいては、その構成素子が一
般にトランジスタ、ダイオード及び抵抗からなっており
、ダイオードについてはトランジスタと同様な製造で作
られるので、ここではトランジスタと抵抗とが組み合わ
されたもの、つまり第１図に示すようにトランジスタＴ
ｒのベースＢに抵抗Ｒが接続されたものを具備した半導
体集積回路装置について述べる。

この様にベースに抵抗Ｒが接続されたトランジスタにお
いては、従来第２図（ａ）〜（ｅ）に示す方法で製造さ
れていたものであり、以下この図に基づいて従来の方法
を説明する。まず、第２図（ａ）に示すように、低不純
物濃度のｐ形（ｐ−形）シリコン基板（１）にコレクタ
埋込層となる高不純物濃度の第１および第２のｎ形（ｎ
形）層（２ａ）　（２ｂ）を選・択的に形成した後、そ
れらの上にｎ−形エピタキシヤル層（３）を成長させる
。次に、第２図（ｂ）に示すように下敷酸化膜（１０１
）及び窒化膜（２０１）を順次ｎ−形エピタキシャル（
３）上に形成し、窒化膜（２０１）のみをパターニング
して、この窒化膜（２０１）をマスクとして選択酸化を
施してトランジスタ形成領域及び抵抗形成領域を囲うよ
うに厚い分離酸化膜（１０２）を形成するが、このとき
の分離酸化膜（１０２）の下にはチャネルカット用のｐ
形層（４）が同時に形成される。この時のトランジスタ
形成領域のｎ−形エピタキシャル層（３）はトランジス
タのコレクタ領域となり、以下説明の都合上第１のｎ−
形エピタキシャルｆｆＡ　（８ａ）と、抵抗領域のｎ−
形エピタキシャル層（３）を第２のエピタキシャルＷＪ
　（８ｂ）と称す。次に第２図（ｃ）に示すように、上
述の選択酸化用のマスクとして用いた窒化膜（２０１）
を下敷酸化膜（１０１）とともに除去して、あらためて
イオン注入保護用の酸化膜（１０８）をｎ−形エピタキ
シャル層（２ａ）　（２ｂ）上に形成し、ホトレジスト
膜（この段階でのホトレジスト膜は図示せず）をマスク
として第１のｎ−形エピタキシャル層（２ａ）の表面部
の一部に−側面がトランジスタ領域と抵抗領域とを分離
する分離酸化膜（１０２）に接して外部ベース層となる
ｎ十形層（５ンを、更に、上記ホトレジスト膜を除去し
、あらためてホトレジスト膜（ａｏｉ）を形成し、これ
をマスクとして第１のｎ−形エピタキシャルＮＪ　（２
ａ）の表面部に上記外部ベース層（５）と−側面が接す
る活性ベース領域となるｐ形層（６）及び第２のｎ−形
エピタキシャル層（２ｂ）の表面部に抵抗領域となるｐ
形層（９）をイオン注入によって形成する。つづいて、
第８図（ｄ）に示すように、ホトレジスト膜（８０１）
を除去し、一般にホスシリケートガラス（ＰＳＧ）から
なるパッシベーション膜（４０１）を全表面に被着させ
、イオン注入された外部ベース層（５）及び活性ベース
領域（６）、並びに抵抗領域（９）のアニールとＰＳＧ
＃　（４０１）の焼しめとをかねた熱処理を行なって、
中間段階の外部ベース層（６）および活性ベース層（６
）と抵抗領域（９）とした後、ＰＳＧ膜（４０１）に所
要の開口＋７０および−を形成して、イオン注入法によ
って活性ベース層（６）の表面部の、一部゛に工、ミヅ
久届となるベーきｎ胡シ層（７）および第１のｎ−型エ
ピタキシャル層（２ａ）の表面部の一部にコレクタ電極
取り出し層となるべきｎ十形層（８）を形成する。その
後、第４図（ｅ）に示すように各イオン注入層をアニー
ルして、外部ベース層（５）および活性ベース領域（６
）及び抵抗領域（９）を完成させるとともにエミッタ領
域（７）およびコレクタ電極取り出し層（８）を形成し
た後に、ベース７ｄ極取り出し用の開口（７）と抵抗電
極取り出し用のＤ（１００υ国を形成し、各開口部（４
ｔ　ｔ７Ｑ　ｔ　（８α、　６］１１および鏝に電極の
突き抜は防止用の金属シリサイド〔白金シリサイド（Ｐ
ｔ−５ｉ　）、パラジウムシリサイド（Ｐｄ−８ｉ）な
ど〕膜（５０１）を形成した上で、アルミニウム（Ａ４
）のような低抵抗金属によってベース１ｄ極配線（２）
、エミッタ電極配線α１．コレクタ電極配線Ｑρ、およ
びべ一左抵抗間配線Ｑ１と抵抗電極配線α◆を形成する
。

第８図はこの従来方法で製造されたトランジスタの平面
パターン図である。ところで、トランジスタの周波数特
性はベース・コレクタ容量およびベース抵抗などに依存
し、周波数特性の向上にはこれらを小さくする必要があ
る。上記構造ではベス抵抗を低下するためにｐ十形外部
ベース層（５）を設けたのであるが、これはベース・コ
レクタ容量の増大を招くという欠点がある。また、ベー
ス抵抗はエミッタ領域（７）とペース電極開口−との距
離ＤＩにも依存し、従来のものではベース電極配線υと
エミッタ電極配線ＱＩとの間隔と各電極配線（９）　ｊ
　（１０の各開口…、（７（１からのはみ出し分との合
計距離となっており、ホトエツチングの精度を向上して
電極配線間隔を小さくしても、上記はみ出し分はどうし
ても残り、距１’ＪＩＤ＋を小さくするには限度があっ
た。

さらに、トランジスタのベースに接続される抵抗領域（
９）が拡散抵抗で構成されているため、トランジスタ領
域と抵抗領域（９）とを分離酸化膜（１０２）で分離す
る必要があり、かつベース−抵抗量配線０３及び抵抗電
極配線ａ→が施されているので、抵抗領域（９）上を他
の配線を施すに際し制限を受は集積度が上げ難く、しか
も抵抗領域（９）がｐ−ｎ接合で分離されているため、
容量を有し、周波数低下の一因をなしていたものである
。

この発明は上記した点に鑑みてなされたものであり、ト
ランジスタとこのトランジスタのベースに接続される抵
抗とを有する半導体集積回路装置において、トランジス
タのベース電極をシリコン膜と金属シリサイド膜との重
量層を介してベース領域に接続することによってベース
抵抗及び容量の低減化を図り周波数特性の向上を図ると
ともに、エミッタ領域とベース電極開口との距離の中に
両電極配線の名月口からのはみ出し分を考慮する必要が
なく、シかも、上記シリコン膜に抵抗領域を有せしめて
、容量のなく、集積度の向上が図れる半導体集積回路装
置及びその製造方法を提供することを目的とするもので
ある。

以下にこの発明の詳細な説明する。

第４図（ａ）〜（ｇ）はこの発明の一実施例になる製造
方法の主要工程段階における状態を示す断面図で、第２
図の従来例と同等部分は同一符号で示す。まず、第２図
（ｂ）に示す状態までは従来と同様に、ｐ−形シリコン
基板（１）にｎ十形コレクタ埋込層（２）　＃　ｎ−形
エピタキシャルＮ　（３）　、チャネルカット用ｐ形層
（４）および分離用酸化膜（１０２）　（なお、この分
離酸化膜（１０２）は第２図で示した従来例の抵抗形成
領域まで施されているものである。）を形成した後、第
２図（ｂ）における窒化膜（２０１）および下敷酸化膜
（１０１）を除去し、第４図（ａ）に示すように、あら
ためてイオン注入保護用の酸化膜（１０８）を形成し、
図示しないホトレジストマスクを介して活性ベース層と
なるｐ形層（６）をイオン注入法によって、コレクタ領
域となるｎ−型エピタキシャル層（３）の表面部の一部
に一側面が分離領域（１０２）に接するように形成し、
ｐ形層（６）におけるベース電極開口となるべき領域近
傍の上記酸化膜（１０８）を除去し、その除去部分を含
めて全上面にポリシリコン膜（６０１）を被着させる。

次に、＠４図（ｂ）　Ｋ示すようにポリシリ−コン膜（
６０１）の表面にｐ形不純物を全面に導入してから、シ
ンタリングを行なうことによってｐ形層（６）を中間段
階の活性ベース領域とした後、ポリシリ；ン膜（６０１
）をこの活性ベース領域（６）の一部に一端が接続され
、所定の抵抗領域を有するように上記分離酸化膜（１０
２）上に延在するようにして選択エツチング除去し、改
めて酸化を行って、酸化を行ない酸化膜（１０８）があ
つＪこ位置に酸化膜（１０５）を残されたポリシリコン
膜（６０１）の上に酸化膜（１０６）を形成し、更に全
上面に酸化膜（４０１）を形成する。次に第４図（ｃ）
に示すようにホトレジストマスク（８０２）を用いた選
択エツチングによって、ポリシリコン膜（６０１）の一
端部及びベース領域（６）の一部の上、ポリシリコンＩ
ＩＡ（６０１）の他端部の上、ベース領域（６）におけ
るエミッタ形成領域、およびコレクタ領域（３）におけ
るコレクタ電極取り出し層形成領域の上、並びに分離酸
化膜（１０２）の上の酸化膜（１０５）　、　（１０６
）及び酸化膜（４０１）を除去する。次に第４図（ｄ）
に示すように新しいホトレジスト膜（８０８）で酸化膜
（１０５）（１０６）　（４０１）が除去され、露出さ
れたポリシリコン膜（６０１）の一端部及びベース領域
（６）の一部、酸化膜（４０１）　、およびポリシリコ
ン膜（６０１）の他端部を覆い、ベース領域（６）にお
けるエミッタ形成領域及びコレクタ領域におけるコレク
タ電極取り出し層形成領域に、ｎ形不純物を高濃度にイ
オン注入してエミッタ領域となるべきｎ十形層（７）お
よびコレクタ電極取り出し層となるべきｎ十形ｎ（８）
を形成する。次に第４図（ｅ）に示すように、Ｐｔ　、
　Ｐｄなどのシリコンとめ間に金属シリサイドを形成す
る金属Ｊ！（５ｏｏ）を全上面に蒸着またはスパリツタ
リングによって形成した後、シンタリングを行なって金
属シリサイド膜をシリコン基体の露出面及びポリシリコ
ン膜（６０１）露出面の上に形成するとともに、活性ベ
ース層（０）、エミッタ領域（７）およびコレクタ電極
取り出し層（８）を完成する。この時形成され金属シリ
サイド膜において、ポリシリコン膜（６０１）の一端部
及びベース領域（６）の一部の上に形成されたものを第
１の金属シリサイド膜（５０１）と、ポリシリコン膜（
６０１）の他端部の上に形成されたものを第２の金属シ
リサイド膜（５Ｑ　２）と、エミッタ領域（６）の上に
形成されたものを第８の金属シリサイド膜（５０８）と
、コレクタ電極取り出し層（８）の上に形成されたもの
を第４の金属シリサイド膜（５０４）と以下称す。次に
第４図（ｆ）に示すように。

第１〜第４の金属シリサイド膜（５０１）〜（５０４）
を残して金属層（５００）をエツチング除去したのち、
全表面に窒化膜（２０２）を被着させ、更にその上に各
電極のためのコンクト孔形成用のホトレジストマスク（
３０４）を形成する。次に紀４図（ｇ）に示すように、
ホトレジストマスク（８０４）をマスクとして窒化膜（
２０２）に選択エツチングを施して第１の金属シリサイ
ド膜（５０１）におけるポリシリコン膜（６０１）上に
位置するベース電極用コンタクト孔ｔ９１１　ｊ第２の
金属シリサイド膜（５０２）上に位置する抵抗電極用コ
ンタクト孔砿、第８の金属シリサイド膜（５０８）上に
位置するエミッタ電極用コンタクｌ一孔（７０）および
第４の金属シリサイ・ドｇ　（′５０４）上に位置する
コレクタ′屯極用、コンタクト孔−を形成し、ｊこ・後
、それぞれのコンタクト孔を介して、例えば１？などの
低抵抗金属によってベース電極配しかもベース電極配線
（２）及び抵抗電極配線αΦがそれぞれ第１および第２
の金属シリサイド膜（５０１）　（５０２）に接続され
ているので、任意の位置に配置でき、この面からも集積
度の向上が図れるものである。

なお、コンタクト孔形成時の被膜として窒化膜（２０２
）を用いたのは、開口としては酸化膜（１０５）。

酸化膜（４０１）の開口を用いるためで、従って、窒化
膜（２０２）への開口は、酸化膜（４０１）の開口より
若干大きめにしであるものである。

この発明は以上に述べたように、トランジスタとこのト
ランジスタのベースに接続される抵抗を有したものにお
いて、ベース領域の一部に一端が接続されるとともに分
離領域上まで延在された抵抗領域を有するシリコン膜を
形成し、ベース領域上及びシリコン膜の一端部に第１の
金属シリサイド膜を、シリコン膜の他端部に第１の金属
シリサイド膜と離隔して第２の金属シリサイド膜を形成
し、第１の金属シリサイド膜のシリコン膜上にベース電
極を、第２の金属シリサイド膜上に抵抗電極を形成した
ものとしたので、ベースｍ掘取り出し領域とエミツタ層
との距離を小さくしベース抵抗を小さくでき、高不純物
濃度の外部ベース層を設けないので、ベース・コレクタ
間容量を小さくでき、しかも抵抗領域に容量がほとんど
ないので、周波数特性の向上が図れ、従来のもののよう
にトランジスタと抵抗との間の分離領域を必要とせず、
ベース’＋１Ｚｔｉ！ｉｉ配線及び抵抗電極の配線の設
計裕度が上がるため集積度を高められる線＠、エミッタ
電極配線（６）、コレクタ電極配線（ロ）および抵抗電
極配線Ｑ→をそれぞれ形成する。

なお、第４図（ｅ）において符号（６９２）はベース電
極配線＠と抵抗電極配線αΦ間に形成されるポリシリコ
ン膜（６０１）の抵抗領域である。

第５図はこの様にして製造されたトランジスタ及びこの
トランジスタのベースに接続された抵抗の平面パターン
図で、図に示すように、エミッタ領域（７０）とベース
電極＠につながっているポリシリコン膜（６０１）一端
部および第１の金属シリサイド１１ｉ（５０１）との距
離Ｄ２はマスク寸法によって本質的にきまり、従来の場
合のように電極配線のはみ出し分が含まれないので、従
来の第８図に示した距離Ｄ１に比して小さくでき、ベー
ス抵抗はその分だけ小さくなるのみでなく、従来のｐ＋
形外部ベース層呻（数十Ω／口〜１００Ω／口）の代り
に低比抵抗の金属シリサイド膜（５０１）　（数Ω／口
〜数＋Ω／口）をを用いたので小さくなる。更に、ｐ十
形外部ペース層暁を用いず、ベース層１ｔｉ２Ｊ自体若
干小さくなっているので、ベース・コレクタ容量も小さ
くなり、トランジスタの周波数特性は改良されるもので
ある。

しかも、抵抗は、分離酸化膜（１０２）上に形成された
ポリシリコン膜（６０１）の第１および第２の金属シリ
サイド膜（５０１）　（５０２）で挾まれた領域（６９
２）によって形成されているので、トランジスタとの分
離領域を必要とせず、かつ抵抗領域（６９２）における
容量もほとんどないものであり、周波数特性に悪影響を
及ぼ′さず、という効果を有するものである。

【図面の簡単な説明】

第１図はトランジスタと抵抗が接続された回路図、第２
図（ａ）”（ｅ）は従来の製造方法の主要工程段階にお
ける状態を示す断面図、第８図は従来方法で製造された
トランジスタの平面パターン図、第４図（ａ）〜（ｇ）
はこの発明の一実施例になる製造方法の主要工程段階に
おける状態を示す断面図、第５図はこの実施例の方法で
製造されたトランジスタの平面パターン図である。 図において、（１）はｐ−形シリコン基板、（３）はｎ
−形エピタキシャル層（第１伝４）形）ＭＪ　）　、（
６）　ハヘース領域、（７）はエミッタ領域、（８）は
コレクタ電極取り出し層、（９）はベース電極、（１１
はエミッタ電極、αυはコレクタ’ｒＷ、極、（１０２
）は分離酸化膜、（１０５）。 （１０６）はシリコン酸化膜、（２０２）は窒化膜、（
１０２）はレジスト膜、（４０１）はＰＳＧ膜（保護膜
）、（５０１）〜（５０４）は第１ないし第４の金属シ
リサイド膜、（６０１）はシリコン膜である。 なお、右図中間−符号は同一または相当部分を示す。 代理人　　葛野信− 第１図 第３図 第４図 ２ｔ１３’／　　　　　　　　５ 第４図 第５図 特許庁長官殿 １、事件の表示　　　　特願昭５７−１８１００２号２
、発明の名称 半導体集積回路装置及びその製造方法 ３、補正をする者 ５、補正の対象 明細書の特許請求の範囲の欄及び発明の詳細な説明の相
。 ６、　補正の内容 （１）明細書の特許請求の範囲を別紙のとおり訂正する
。 （２）明細書中小６頁第４行に「のみをパターニング」
とあるのを「をバターニング」と訂正する。 （３）同第１０頁第５行に「重量層」とあるのを「重畳
層」と訂正する。 （４）同第１２頁第２行に「酸化を行ない酸化族」とあ
るのを「＃化膜」と訂正する。 （５）同第１２頁第８行に「残されたポリシリコン膜」
とあるのを「ポリシリコン膜」と訂正する。 （６）同第１２頁第５行及び第１２頁第１８行にそれぞ
れ［酸化１良（４０１）　Ｊとあるのをｒ　ＰＳＧ欣（
４０１月と訂正する。 （７）同第１４頁第１５行から第１７頁第１２行に「ベ
ース電極・・・という効果」とあるのを次のとおり訂正
する。 ［ベース′肛極（２）、エミッタ電極配線（［（ｅ　、
コレクタ電極配線υηおよび抵抗電極配線（１４１をそ
れぞれ形成する。 なお、第４図（ｅ）において符号（６９２）はベース電
極配縁＠と抵抗電極配線Ｃ＜間に形成されるポリシリコ
ン膜（６０１）の抵抗領域である。 、第５図はこの様にして製造されたトランジスタ及びこ
のトランジスタのベースに接続された抵抗の平面パター
ン図で、図に示すように、工εツタ領域翰とベース電極
（６）につながっているポリシリコン膜（６０１）一端
部および第１の金属シリサイド膜（５０１）との距離Ｄ
２はマスク寸法によって本質的にきまり、従来の場合の
ように電極配線のはみ出し分が含まれないので、従来の
第８図に示しｔコ距ｔｌ？Ｄｔに比して小さくでき、ベ
ース抵抗はその分すごけ小さくなるのみでなく、従来の
ｐ＋形タシ部ベース層霞（数＋Ω／口〜１００Ω／口）
の代りに低抵抗の金属シリサイドＷＡ（５０１）　（数
Ω／口〜数＋Ω／口）を用いｒこので小さくなる。更ｔ
こ、ｐ＋形外８ｂベース層締を用いず、ベース胴霞自体
若干小さくなっていランジスタの周波数特性は改良され
るものである。 しかも、抵抗は、分離酸化膜（１０２）上に形成された
ポリシリコン族（６０１）の第１および第２の金属ソリ
サイド膜（５０１Ｘ５１）２）で挾まれた領域（６９２
）によって形成されているので、トランジスタとの分離
領域を必要とせず、かつ抵抗領域（６９２）における容
量もほとんどないものであり、周波数特性に悪影響を及
ぼさず、しかもベース電極配線（６）及び抵抗電極配線
０４がそれぞれ第１および第２の金属シリサイドＩｒ％
　（５０１）（５０２）に接続されてし）るので、任意
の位１ｄに配置αでき、この面からも果槓度の向上が図
れるものである。 なお、コンタクト孔形成時の酸膜として窒化膜（２０２
）を用いたのは、開口としては酸化膜（１０５）　。 Ｉ’ＳＧ［（４０１）　ＣＤ開口を用いるためで、従っ
て、窒化膜（２０２）への開口は、ＰＳＧ　Ｉ暎（４０
１）の開口より若干大きめにしであるものである。 この発明は以上に述べたように、トランジスタとこのト
ランジスタのベースに接続される抵抗を有したものにお
いて、ベース領域の一部に一部（６；が接続されるとと
もに分離領域上まで延在された抵抗領域を有するシリコ
ン膜を形成し、ベース領域上及びシリコン膜の一端部に
第１の金属シリサイドｊｊ製を、シリコン膜の他端部に
第１の金属シリサイド膜と〜１を隔して第２の金属シリ
サイド膜を形成し、第１のｉ　ＨＡシリサイド膜のシリ
コン１１．４上にベース電極を、第２の金属シリサイド
膜上に抵抗電極を形成したものとしたので、ベースｆｆ
［＝噸取’）出し領域とエミッタｊ闇との距離を小さく
しベース抵抗を小さくでき、高不純物濃度の外部ベース
層を設けないので、ベース・コレクタ間谷オを小さくで
き、しかも抵抗領域に’ｆ−Ｅ　ｆＡがほとんどないの
で周波数特性の向上が図れ、従来のもののようにトラン
ジスタと抵抗との間の分離領域を必要とせず、ベース電
極配線及び抵抗電極の配線の設計余裕度が上がるため集
項度を高められるという効果１以上 特許請求の範囲 （１）半導体基板の一王面上に分離領域に囲まれて形成
された第１導篭型のコレクタ領域、このコレクタ領域内
に形成され、表＋ｆｊがシ、゛ル出された第２導′Ｆ′
Ｉｉ、型のベース領域、このベース領域の一部に一端が
接続されるとともに上記分Ｆｉｔ：　領域上まで延在さ
れた抵抗領域を有するシリコン膜、上記コレクタ領域に
接わｎされたコレクタ電極、上記エミッタ領域に接続さ
れたエミッタ′ＱＬ極、上記ベース領域上及び上記シリ
コン膜の一端品上に形成された第１の金属シリサイド族
、この第１の金属シリサイド膜の上記シリコン）部上に
形成されたベース電極、上記シリコン膜の他端部上に上
記第１の金属シリサイド膜と離隔して形成された第２の
金属シリサイド膜、この第２の＊１＾（シリサイド膜上
に形成された抵抗電極を備えた半導体集Ｋ１１回路装置
。 （２）シリコン膜を多結晶シリコン族としたことを特徴
とする特許請求の範囲第１項記載の半導体集積回路装置
。 （３）半導体基板の一上面上に分１ｉＩｌｉ（領域に囲
まれる第１導電型のコレクタ領域を形成する第１の工程
、このコレクタ領域の表面部の一部に第２導′１亘型の
ベース領域を形成する第２の工程、このベース領域の一
部に一端が接続されるとともに、上記分離領域上まで延
在され、抵抗領域を有するシリコン膜を形成する第８の
工程、上記コレクタ領域及びベース領域の表面上、並び
に上記シリコン膜上にシリコン酸化膜を形成する第４工
稈、このシリコン酸化１−ＬＫに選択エツチングを施し
て上記コレクタ領域の電極取り出し部およびエミッタ領
域形成部の上、ベース領域の一部の上、並びに上記シリ
コン１庚の一端部及び他端部の上に形成された上記シリ
コン酸化膜を除去する第５の工程、露出された上記ベー
ス領域の一部、並びにシリコン準叱１関の一端部及び他
端部の上をレジスト瞑で覆うたのち、上記コレクタ領域
の電極取り田し部および上記エミッタ領域形成部に第１
導電形の不純物を高濃度に注入し上ｂビレシスト涙を除
去後アニーリングを施してエミッタ領域およびコレラ・
り電極取りυ」しＩ−を形成する第６エ程、露出された
ベース領域の一部及びシリコン族の一端部の上に第１の
金属シリサイド）換を、露出されたシリコン１良の他端
部の上に第２の金属シリサイド麟を、露出されたエミッ
タ領域上及びコレクタ電極取り出し層の上に第８および
第４の金）４シリサイド膜をそれぞれ形成する第７の工
程、上記分離領域の上および上記分離領域で囲まれ上記
各工程を経た頭載上にシリコン窒化膜の保護）侯を形成
し、それぞれこの保護膜に設けた開孔を辿して上記シリ
コン族の一端部上［ｒｒｉにベース電極、シリコン膜の
他端部上位置に抵抗電１α、エミッタ領域上位嬢にエミ
ッタ電極およびコレクタ％　４ｒｉ取り出し層上位置に
コレクタ電極を形成する第８の工程を備えたことを特徴
とする半導体集積回路装置の製造方法。 （４）シリコン膜に多結晶シリコン１庚用い、第８工程
では、多結晶シリコン膜を全上回に形成し第２導電形の
不純物を導入後パターニングを施してベース領域上の一
部からこれに接する分離領域の上にわたって残すことを
特徴とする特許請求の範囲第８項記載の半導体集積回路
装−の製造方法。 （５）第８の工程におけるエミッタ領域およびコレクタ
電極取り出しｆ代・に位置する窒化膜からなる作ｆＭ　
Ｉｌｙの開孔はそれぞれ当該部位におけるシリコン酸化
）１！□！の開孔より大きくすることを特徴とする特許
請求の範囲第３項または第４項閏賊の半・Ｊ傷体集槓回
路の５１！造方法。 ２

Claims (1)

1. 【特許請求の範囲】 （１〉　　半導体基板の一生面上に分離領域に囲まれて
   形成された第１導電型のコレクタ領域、このコレクタ領
   域内に形成され、表面が露出された第２導電型のベース
   領域、このベース領域の一部に一端が接続されるととも
   に上記分離領域上まで延在された抵抗領域を有するシリ
   コン膜、上記コレクタ領域に接続されたコレクタ電極、
   上記エミッタ領域に接続されたエミッタ電極、上記ベー
   ス領域上及び上記シリコン膜の一端部上に形成された第
   １の金属シリサイド膜、この第１の金属シリサイド膜の
   上記シリコン膜上に形成されたベース電極、上記シリコ
   ン膜の他端部上に上記第１の金属シリサイド膜と離隔し
   て形成された第２の金属シリサイド膜、この第２の金属
   シリサイド膜上に形成された抵抗電極を備えた半導体集
   積回路装置。 （２）　　シリコン膜を多結晶シリコン膜としたことを
   特徴とする特許請求の範囲第１項記載の半導体集積回路
   装置。 （３）半導体基板の一生面上に分離領域に囲まれる第１
   導電型のコレクタ領域を形成する第１の工程、このコレ
   クタ領域の表面部の一部に第２導電型のベース領域を形
   成する第２の工程、このベース領域の一部に一端が接続
   されるとともに、上記分離領域上まで延在され、抵抗領
   域を有するシリコン膜を形成する第８の工程、上記コレ
   クタ領域及びベース領域の表面上、並びに上記シリコン
   膜上にシリコン酸化膜を形成する第４工程、このシリコ
   ン酸化膜に選択エツチングを施して上記コレクタ領域の
   電極取り出し部およびエミッタ領域形成部の上、ベース
   領域の一部の上、並びに上記シリコン膜の一端部及び他
   端部の上に形成された上記シリコン酸化膜を除去する第
   ５の工程、露出された上記ベース領域の一部、シリコン
   酸化膜の一端部及び他端部、並びに上記シリコン膜上に
   残在するシリコン酸化膜の上をレジスト膜で覆うたのち
   、上記コレクタ領域の電極取り出し部および上記エミッ
   タ領域形成部に第１導電形の不純物を高濃度に注入し上
   記レジスト膜を除去後アニーリングを施してエミッタ領
   域およびコレクタ電極取り出し層を形成する第６エ程、
   露出されたベース領域の一部及びシリコン膜の一端部の
   上に第１の金属シリサイド膜を、露出されたシリコン膜
   の他端部の上に第２の金属シリサイド膜を、露出された
   エミッタ領域上及びコレクタ電極取り出し層の上に第８
   および第４の金属シリサイド膜をそれぞれ形成する第７
   の工程、上記分離領域の上および上記分離領域で囲まれ
   上記各工程を経た領域上にシリコン窒化膜の保護膜を形
   成し、それぞれこの保護膜に設けた開孔を通して上記シ
   リコン膜の一端部上位置にベース電極、シリコン膜の他
   端部上位置に抵抗電極、エミッタ領域上位置にエミッタ
   電極およびコレクタ電極取り出し層上位置にコレクタ電
   極を形成する第８の工程を備えたことを特徴とする半導
   体集積回路装置の製造方法。 （４）　　シリコン膜に多結晶シリコン膜を用い、第８
   工程では、多結晶シリコン膜を全上面に形成しｆ：ｌ′
   ５２導電形導電線物を導入後パターニングを施してベー
   ス領域上の一部からこれに接する分離領域の上にわたっ
   て残すことを特徴とする特許請求の範囲第８項記載の半
   導体集積回路装置の製造方法。 （５）　　第８の工程におけるエミッタ領域およびコレ
   クタ電極取り出し層に位置する窒化膜からなる保護膜の
   開孔はそれぞれ当該部位におけるシリコン酸化膜の開孔
   より大きくすることを特徴とする特許請求の範囲第３項
   または第４項記載の半導体集積回路の製造方法。