JPS63187660A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は半導体集積回路８ｉ置およびその製造方法に
関し、特に半導体基体内の分ｍ領域で他の部分と分離さ
れた部分に形成されるベースを入力端子としかつ復数個
のコレクタをそれそ゛れ出力端子とするトランジスタと
、このトランジスタの上記ベースへ定電流を供給する定
電流回路素子とからなる論理ゲート回路を有する半導体
集積回路装置およびその製造方法に関するものである。

以下、インテグレーテッド・インジェクション・ロジッ
ク（Ｉ　ｎｔｅａｒａｔｅｄ　　Ｉ　ｎＪｅｃｔｌｏｎ
　　Ｌｏａｌｃ）回路Ｖｉ［ｆｌ（以下ＩＩ　ＩＬ・Ｉ
ＣＪという。）を例にとって説明する。

し従来の技術］ 第６Ａ図〜第６Ｅ図は従来のＩＩＬ・ＩＣの構造をより
よく理解するためにその製造主要工程段階における状態
を示す断面図である。ただし、ここで示すのは出力（ｆ
ａｎ　−ｏｕｔ　）　１個の場合である。

すなわち、このＩ　ＩＬ−ＩＣはバイポーラＩＣで一般
に行なわれているように、ｐ形シリコン基板１上にｎ形
高不純物濶度（０＋形といい、以下これに準する。）コ
レクタ埋込層２を形成した後、ｎ形低不純物濃度（ｎ−
形といい、以下これに準する。）エピタキシャル層３を
成長させる。次に、酸化膜１０１と耐酸化膜である窒化
ｖＡ２０１とを順次形成して、所定形状にバターニング
し、これをマスクにしてｎ−形エピタキシャル層３を所
定深さだけエツチング除去する。次に、イオン注入法に
よりチャンネルカット用ｐ形層４を形成する。

次に、窒化膜２０１をマスクとして選択酸化を行なって
分Ｓ酸化ｖ１１０２を形成する（第６Ａ図）。

次に、窒化ｆｉｌ　２０１と酸化Ｆ１１０１とを除去す
る。

次に、改めて薄い酸化膜１０３を形成した後、これを通
し、所要のレジストマスク（この段階でのレジストマス
クは図示せず、）を介してホウ素イオンを注入して、ｎ
−形エピタキシャル層３に選択的にｐ−形層６を形成す
る。次に、改めて所要パターンのレジストマスク３０１
を形成し、これを用いて酸化膜１０３を通してホウ素イ
オンを注入して、ｎ−形エピタキシャル層３にｐ＋形層
７゜８．９を形成するに第６Ｂ図）４次に、レジストマ
スク３０１を除去する。次に、全表面にＣＶＤ法によっ
てリンガラス１４０１を成長させる。次に、リンガラス
１４０１．１）−形層６およびｐ＋形Ｎ７．８．９のア
ニーリングを同時に行なってｐ−形層６ａおよびｐ＋形
層７ａ　、８ａ　、９ａを形成する（第６Ｃ図）。次に
、ｐ−形層６ａ上のリンガラスｇ１４０１および酸化膜
１０３に窓をあけ、ここからｎ形不純物を導入し、アニ
ールすることによってｎ＋形層１０ａを形成するととも
に。

ｐ−形Ｎ６ａをｐ−形層６ｂに、ｐ＋形層７ａ。

Ｆ３ａ　、　９ａ　＠ｐ＋形層７ｂ　、　８ｂ　、　９
ｂ　ｃツレ−Ｐれ成長させろく第６Ｄ図）。次に、ｐ＋
形層７ｂおよび９ｂ上にそれぞれ窓をあけ、ｎ＋形層１
０ａ上の窓とともにそれぞれ金属シリサイド膜５０１を
介して電極配線を行ない、ｐｎｐ　トランジスタのエミ
ッタであるｐ＋形層７ｂにインジェクタ電極１１を、ｐ
ｎｐ　トランジスタのコレクタであり、かつ逆方向動作
ｎｐｎ　ｔ−ランジスタのベースであるｐ−形層６ｂに
つながる電極取出用ｐ＋形層９ｂにインプット電極１２
を、さらに逆方向動作ｎｐｎトランジスタのコレクタで
あるｎ＋形層１０ａにアウトプット電極１３をそれぞれ
接続形成して、第７図はこの従来構造による３出力と２
本のゲート間配線とを有するＩＩＬゲートの平面図で、
１３．１４．１５がそれぞれ第１のコレクタＣ７゜第２
のコレクタＣ２，第３のコレクタＣ３につながれた３つ
のアウトプットＷＩＮ、２１．２２はゲート間配線であ
る。３つのコレクタＣ＋　＊　Ｃ２＊Ｃ５はインブッ［
−（ベース）電極１２から近い順に配列されている。ざ
″Ｃ１逆妨作ｎｐｎ　トランジスタの電流増幅率βＵは
第８図に示すようにベース電極１２から遠いコレクタは
どコレクタ電流■。

の高電流域で大きく低下する。これはベース抵抗がベー
ス電極から遠いコレクタはと大きくなるからであると考
えられる。また、ＩＩＬのグー１〜伝４！！遅延時間ｔ
Ｐｄ、と消費電力Ｐｃｔ、との間には第９図に示される
ような電力遅延特性のあることが知られている。〈たと
えば、単導体トランジスタ研究会、信学技報５ＳＤ７６
〜８９．　Ｄ　３７　：　ＨｌａｈＳｌｅｅｋｅｄ　　
Ｉ　ＩＬ　　Ｎｔｈ　　５ｅａｒ　−Ａｌｉａｎｅｄ　
　［）ｏｕｂｌｅ　Ｄ　１Ｈｕｓｔｏｎ　　Ｉ　ｎＪｅ
ｃｔｏｒ　　［Ｓ２Ｌ　］　）　。

ここで同一ベース面積、同−ｐＯｐ　トランジスタ特性
であれば第１０図に示すように最小遅延時間（ｐｄ、ｍ
ｉ□又βｕ１／２の関係が成立するので、第１１図に示
すようにベース電極から遠いコレクタはど（コレクタと
ベース電極との距ｔｍＤｃ−ａが大きいほど〉最小遅延
時間５ｄ、−１九が大きくなる。このように従来の製造
方法によるＩＩＬゲートの性能には第１３図にその一例
を示すように各アウトプット電極間で特性の差異があり
、ベース電極に最も遠いアウトプット電極の大きい遅延
時間で制約される。さらに同一製造法であっても、電流
増幅率βＵは第１２図に示すようにコレクタ面積Ｓ０の
ベース面積５ｌｌＩに対する比Ｓ　ｃ　／　Ｓ　ａに比
例する。

従来の構造では、第７図に示したようにｐ−形層６ｂと
これにつながるｐ＋形ｉ８ｂ　、９ｂとからなるベース
領域９つがゲート間配ａ２１，２２の下にまでわたって
存在し、第１３図に示す・ようにベース面ｍ　Ｓ　ａが
大きくなる。このため、コレクタ面１５　Ｓ　ｃとの比
Ｓ　ｃ　／　Ｓ　ａが非常に小さくなって電流増幅率β
Ｕが小さくなり、ベース電極に最も近いコレクタＣ７で
も轟小遅延時間（砂へ１１は大きくなる。さらに電源電
流１１ｎＪを２００μＡ／ｇａｔｅ程度としたときの遅
延速度（ｐｄ、も大きくなる。

この発明は上記のような問題点を解消するためになされ
たもので、コレクタが複数個であってもその相互間に特
性差異をなくするとともに、ベース領域を小さくするこ
とにより優れた特性のＩＩＬゲートを備える半導体集積
回路装置およびその製造方法を得ることを目的とする。

Ｅ問題点を解決するための手段］ この発明に係る半導体集積回路ＶＲ＠は、半導体基体内
の分離領域により他の部分と分離された部分に形成され
ベースに信号が入力され複数個のコレクタにそれぞれ信
号が出力される第１トランジスタと、この第１トランジ
スタの上記ベースへ定電流を供給する第２トランジスタ
とからなる論理ゲート回路を有する。そして、半導体基
体表面に形成されるポリシリコン膜のうち選択的に酸化
膜に変換された第１領域下の半導体基体を第２トランジ
スタのベース層とし、この第１領域側部のポリシリコン
下の半導体基体に第２トランジスタのエミッタ層みよび
コレクタ層を形成し、さらにこのエミッタ層上のポリシ
リコン膜を電極引出層とすることを特徴とする。

また、この発明に係る半導体集積回路装置の製造方法は
、半導体基体内の分離領域により他の部分と分離された
部分に形成されベースに信号が入力され複数個のコレク
タにそれぞれ信号が出力される第１トランジスタと、こ
の第１トランジスタの上記ベースへ定電流を供給する第
２トランジスタとからなる論理ゲート回路を有する半導
体集積回路装置を製造するものであって、以下の工程を
備える。

＜ａ　＞　　分離領域が形成された半導体基体表面にポ
リシリコン膜を形成する工程。

（ｂ　）　　ポリシリコン議表面の所定部に選択的に耐
酸化性膜を形成する工程。

（Ｃ）　　耐酸化性膜をマスクとしてポリシリコン膜を
選択的に酸化膜に変換する工程。

（ｄ　）　　酸化膜をマスクとしてポリシリコン膜およ
び半導体基体に不純物を高濃度に導入し、この半導体基
体に第２トランジスタのエミッタ層みよびコレクタ層、
ならびに第１トランジスタの外部ベース層を形成する工
程。

＜ｅ　＞　　第１トランジスタを形成すべき領域の上記
酸化膜を除去した後、半導体基体に不純物を導入して第
１トランジスタの活性ベース層を形成する工程。

［作用］ この発明においては、自己整合的にインジェクタ電極お
よびベース電極につながるインジェクタ層および外部ベ
ース層が形成されているので、拡散層とコンタクト窓あ
けとの重ね合わせが不要になるとともに、自己整合的に
活性ベース層を形成して工程の簡約が図れる。この外部
ベース層につながるベース引き出しポリシリコン膜をシ
リサイド膜と複合化して低抵抗とするとともにベース電
極を分離酸化膜上で形成することよって上記自己整合形
成と相合ってベース容量が低減される。また、インジェ
クタ電極およびベース電極配線を低抵抗シリサイドでゲ
ート内配線することで、ＩＩＬゲートをインバータの組
合わせ構成して各出力間での特性の差をなくするととも
に、ゲート間配線直下の非活性ベース領域をなくするこ
とでゲート性能の大幅な向上を図っている。

［寅施例コ 以下、この発明の実施例を図について説明する。

なお、この実施例の説明において、従来の技術の説明と
瓜複する部分については適宜その説明を省略する。

第１Ａ図〜第１Ｆ図はこの発明の一実茄例である半導体
集積回路装置の製造方法の主要工程段階における状態を
示す断面図である。

この製造方法について説明すると、まず、ｐ形シリコン
基板１の所定の領域にｎ＋形コレクタ埋込層２．ｎ−形
エピタキシャル層３．ヂャンネルカット用ｐ形層４１分
１１ｔｌｌ化１１１１０２が形成される。この各領域の
形成は、第６Ａ図に示される従来と同槌の方法を用いて
行なわれる。次に、第６Ａ図に示される下敷酸化膜１０
１および窒化膜２０１を除去した後、ポリシリコン１Ｑ
６００．１ｌｉｌ酸化膜である窒化膜２０２をこの順に
ロー形エピタキシャル層３表面および分離酸化膜１０２
表面に形成する。次に、予め定められたパターン形状に
窒化ｍ２０２をエツチングする。このバターニングによ
り、後にｐｎｐ　トランジスタのインジェクタ電極取出
層および逆方向動作ｎｐｎ　トランジスタの外部ベース
層となる領域にのみ窒化１１！１２０２が残される（第
１Ａ図）。次に、窒化膜２０２をマスクとしてポリシリ
コンｌｌ！１６００の選択酸化を行なって、酸化膜１０
４，１０５．１０６を形成する。

このとき、ポリシリコン膜６００が完全に酸化膜に変換
するまで選択酸化を行なう。次に、酸化膜１０４．１０
５，１０６をマスクとして残りのポリシリコン１１６０
０に高濃度にボロンイオン注入を行ない、外部ベース層
につながるｐ＋−ポリシリコン１１１６０１．６０２お
よびインジェクタ層につながるｐ＋−ポリシリコン１１
６０３、さらにそれらポリシリコン膜を通して注入され
た外部ベース層８，９．エミッタ層であるインジェクタ
層７が形成される。このとき、イオン注入マスクとなる
酸化膜１０４，１０５．１０６との兼ね合いから注入エ
ネルギが低くてｎ−形エピタキシャル層３内にボロンが
注入されないこともあろ（第１Ｂ図）、次に、酸化Ｉ！
！１１０４をレジスト膜（図示せず）と窒化ＲｔＡ　２
０２をマスクとして除去した後、窒化膜２０２を除去１
ノで酸化！Ｆｉ１０７をｐ”−ポリシリコン藝６０１６
０２．６０３表面およびｎ−形エビタキシャルＷｆ１３
表面に形成する。次に、ボロンイオン注入を行なって活
性ベース層域成する。このとき、定霜流回路のｐｎｐ　
１−ランジスタのベース層（ｎ−形エピタキシャル層３
）へは酸化膜１０５がマスクとなってイオン注入されず
、ベース形成の写真製版は非常にラフなものでもよく製
造の簡約が図れる。ここで、７ａはエミッタ層であるイ
ンジェクタＩＩ、８ａ　、９ａは外部ベース層である〈
第１Ｃ図）。次に、酸化膜１０７に窓５０をあけ、この
窓５０からヒ素イオン注入を行なってコレクタ層１０ａ
を形成する。ここで、７ｂはインジェクタ智、８ｂ、９
ｂは外部ベース層、６ｂは活性ベース層である（第１Ｄ
図）。次に、ｐ＋−ポリシリコン喚６０１．６０２，６
０３上の酸化膜１０７に窓５１，５２．５３をあけ、窓
５０，５１．５２．５３にそれぞれ金属シリサイ［１５
０５，５０６，５０７，５０８を形Ｊｉ！２１ｊる。次
に、パッシベーション膜４０２をデボジシミンする（第
１Ｅ図）。次に、パッシベーション膜４０２にコンタク
トホール５４．５５をあけ、アルミなどの低抵抗金属配
線であるベース電極１２、アウトプット電極１３を形成
する（第１Ｆ図）第２図は上）ホの発明の一実施例にお
いて製造されたＩＩＬインバータの平面パターン図であ
り、第１Ｆ図と対応する部分には同一の参照番号が付さ
れている。

本発明において、インジェクタ層７ｂ　ｕよび外部ベー
スＪ９ｔｌ上にそれぞれＤ＋−ポリシリコンｇ１６０３
からなるインジェクタ引出電極およびｐ“〜ポリシリコ
ンｇＩ６０１からなるベース引出電極が形成されており
、電極引出の拡散層とのマージンをなくして非常に小さ
なｐ＋形領領域よくなり容量の低減やβＵの向上につな
がる。また、活性ベース層６ｂがインジェクタ層７ｂお
よび外部ベースＧ８ｂ、９ｂ形成のための選択酸化膜を
除去したところで自己整合的に形成されるので、活性ベ
ースｗｉ６ｂの写１４製版は非常にラフなパターンでよ
く製造の簡約が図れる。また、ベース抵抗は、第２図に
示されるように周辺から金属シリサイド膜５０６，５０
７でベース電極１２に配線されており非常に小さくなっ
てインバータ自体高速化される。

第３図はこの発明の製造方法により製造された１１１ゲ
ートの一例を示す平面パターン図であり、第７図に示さ
れる従来の３出力１１Ｌゲートの平面パターン図に対応
するものである。図において、活性ベース層６ｂと外部
ベース層８ｂ、９ｂとからなるベース領域９９はゲート
間配置２１．２２の下部では省略できるので、ベース面
積Ｓａが小さくなり、電流増−１ｉ率βＵの向上、容量
の低減も行なわれＩＴＬ性能の向上が図られる。さらに
、ベース電極１２につながる金属シリサイド１５０６．
５０７で低抵抗化されたｐ＋−ポリシリコン［６０１，
６０２でコレクタＨ１０ａ周辺からベース層に接続され
ているので、たとえば出力Ｃａにおいても実効的なコレ
クターベース間隔はベース電極１２に１番近い出力Ｃ５
とほぼ問−になってＩＩＬ性能の出力間での差はほとん
どなくなる。

またこのとき、ベース用の金属シリサイド膜／ポリシリ
コン膜の一部は分ｍ酸化膜上にあって金属シリサイド配
線の低抵抗化で幅広くても容量の増大はない。

第４図はこの発明の製造方法により製造された１１１ゲ
ートの他の一例を示す平面パターン図である。図かられ
かるように、ｎｐｎ　トランジスタの各コレクタＪＷ１
０ａに対して、ベース電極１２を金属シリサイド１５０
６．５０７で低抵抗化されたｐ＋−ポリシリコン膜６０
１，６０２でベースに連結されており、各インジェクタ
層７ｂも同様に金属シリサイド膜５０８で低抵抗化され
たｐ＋−ポリシリコン膜６０３でインジェクタ電極１１
に接続されていて、各コレクタ間に電気的差異はなくな
り、第５図に示すように特性も同一となる。

さらに、ベース雪掻配線が分離酸化膜上のｐ＋−ポリシ
リコン膜とその上の金属シリサイド膜とによっているの
で、従来構造では必須であったゲート間配ｆｉ２１．２
２の直下のベース拡散層６ｂ。

８ｂ、９ｂが不要となり、ベース面積Ｓａ自体が小さく
なってコレクタ面積Ｓｃとの比Ｓ　ｃ　／　Ｓ　ａが大
きくなり、したがって電流増幅率βＵも大きくなってゲ
ート動作速度を速くできる。

なお、上記実施例では選択酸化を使用したゲート分離方
式について述べたが、その他の通常のゲート分離方式や
高不純物濃度領域によるカラー分離方式についてもこの
発明は適用でき、また、ベース層をグラフト構造の場合
について説明したが、埋込ベース構造についてもこの発
明は適用できる。

［発明の効果］ 以上詳述したように、この発明では外部ベース層に対し
てセルファライン的にベース引出層を形成してベース面
積を小さくし、かつ各コレクタ層に対応する各ベース領
域を金属シリサイド膜を重ねたポリシリコン膜で構成さ
れた低抵抗導体でベース電極へ接続するとともに、各イ
ンジェクタ層も同様の低抵抗導体で接続するようにした
ので、各コレクタ層の位置とベース端子との距離に差異
があっても特性は均一化され優れた論理ゲートＩＣが得
られる。

【図面の簡単な説明】

第１Ａ図〜第１Ｆ図はこの発明の一実施例である半導体
集積回路装置の製造方法の主要工程段階における状態を
示す断面図である。 第２図はこの発明の一実施例において製造されたＩＩＬ
インバータの平面パターン図である。 第３図はこの発明の製造方法により製造された１１Ｌゲ
ートの一例を示す平面パターン図である。 第４図はこの発明の製造方法により製造されたＩＩＬゲ
ートの他の一例を示す平面パターン図である。 第５図は第４図のＩＩＬゲートにおける特性の具体的数
値の一例を示す図である。 第６Ａ図〜第６Ｅ図は従来のＩＩＬゲートの製造主要工
程段階における状態を示す断面図である。 第７図は従来の製造方法により製造された３出力Ｉ１ｍ
ゲート・の平面パターン図である。 第８図は３個のコレクタＣ，，Ｃ２，Ｃ，を有する従来
のＩＩＬゲートのコレクタ電流Ｉ、と電流増幅率β。ど
の関係を示す図である。 第９図は３個のコレクタＣ，，Ｃ２、Ｃ，を有する従来
のＩＩＬゲートの消費電力Ｐｔとゲート伝播遅延時間１
．あとの関係を示す図である。 第１０図は電流増幅率β。と最小遅延時間を哄つｉｌ＋
との関係を示す図である。 第１１図はコレクターベース電極間距離Ｄ　ｃ−ａと最
小遅延時間１Ｐ１．□との関係を示す図である。 第１２図は（コレクタ面積Ｓｃ／ベース面積Ｓａ）とＴ
ＩＦ！増幅率β。どの関係を示す図である。 第１３図は従来の製造方法により製造された３出力１１
１ゲートにおける特性の具体的数値の一例を示す図であ
る。 図において、１はｐ形シリコン基板、２はｎ＋形コレク
タ埋込層、３はｎ−形エピタキシャル層、４はチャンネ
ルカット用ｐ形層、６．６ｂは活性ベース層、７．７ａ
、７ｂはインジェクタ層、８゜８ａ、８ｂ、９．９ａ、
９ｂは外部ベー、［，１０ａはコレクタ層、１１はイン
ジェクタ電極、１２はインプット電極、１３．１４．１
５はアウトプット電極、２１．２２はゲート間配線、１
０２は分離酸化膜、１０４，１０５，１０６，１０７は
酸化膜、２０２は窒化膜、４０２はバッシベーシミン膜
、５０５，５０６，５０７．５０８は金属シリサイド膜
、６０１，６０２．６０３はｐ＋−ポリシリコン狽であ
る。 なお、各図中同一符号は同一または相当部分を示す。 代理人　　　　大　　岩　　増　　雄 第２回 １１　　インジェクタ電極　　　　　　　１３．１４．
　＋５　　　アうトつ０・・Ｉト電＋シＩ２：インプッ
ト電極　　　　　　　　２１．２２　　ヶ′−ト間配碌
８４辺 名　５図 ％６４田 η６Ｂ回 −へ コレラ？電表ＩＣ

Claims (3)

【特許請求の範囲】
1. （１）半導体基体内の分離領域により他の部分と分離さ
   れた部分に形成されベースに信号が入力され複数個のコ
   レクタにそれぞれ信号が出力される第１トランジスタと
   、該第１トランジスタの前記ベースへ定電流を供給する
   第２トランジスタとからなる論理ゲート回路を有する半
   導体集積回路装置において、 前記半導体基体表面に形成されるポリシリコン膜のうち
   選択的に酸化膜に変換された第１領域下の前記半導体基
   体を前記第２トランジスタのベース層とし、該第１領域
   側部の前記ポリシリコン膜下の前記半導体基体に該第２
   トランジスタのエミッタ層およびコレクタ層を形成し、
   さらに該エミッタ膜上の前記ポリシリコン膜を電極引出
   層とすることを特徴とする半導体集積回路装置。
2. （２）さらに、前記半導体基体表面に形成されるポリシ
   リコン膜のうち選択的に酸化膜に変換された第２領域下
   の前記半導体基体に前記第１トランジスタの活性ベース
   層を形成し、該第２領域側部の前記ポリシリコン膜下の
   前記半導体基体に該活性ベース層を囲むように外部ベー
   ス層を形成し、該外部ベース層上の前記ポリシリコン膜
   を電極引出層とする特許請求の範囲第１項記載の半導体
   集積回路装置。
3. （３）半導体基体内の分離領域により他の部分と分離さ
   れた部分に形成されベースに信号が入力され複数個のコ
   レクタにそれぞれ信号が出力される第１トランジスタと
   、該第１トランジスタの前記ベースへ定電流を供給する
   第２トランジスタとからなる論理ゲート回路を有する半
   導体集積回路装置の製造方法であつて、 分離領域が形成された半導体基体表面にポリシリコン膜
   を形成する工程と、 前記ポリシリコン膜表面の所定部に選択的に耐酸化性膜
   を形成する工程と、 前記耐酸化性膜をマスクとして前記ポリシリコン膜を選
   択的に酸化膜に変換する工程と、前記酸化膜をマスクと
   して前記ポリシリコン膜および前記半導体基体に不純物
   を高濃度に導入し、該半導体基体に前記第２トランジス
   タのエミッタ層およびコレクタ層、ならびに前記第１ト
   ランジスタの外部ベース層を形成する工程と、 前記第１トランジスタを形成すべき領域の前記酸化膜を
   除去した後、前記半導体基体に不純物を導入して前記第
   １トランジスタの活性ベース層を形成する工程とを備え
   た半導体集積回路装置の製造方法。