JPS6174363A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置、とくに半導体基体内の分
離領域により他の部分と分離された部分に形成されベー
スに信号が入力され複数個のコレクタにそれぞれ信号が
出力されるトランジスタと、このトランジスタのベース
へ定電流を供給する定電流回路素子とからなる論理ゲー
ト回路を有する半導体集積回路装置およびその製造方法
に関するものである。以下インテグレーテ・ノド・イン
ジェクション・ロジック（Ｉｎｔｅｇｒａｔｅｄ　Ｉｎ
ｊｅｃｔｉｏｎ　Ｌｏｇｉｃ）回路装置（以下ｒｌＩＬ
−ＩＣＪという）を例にとって説明する。

〔従来の技術〕

第４図（ａ）〜（ｅ）は従来のＩＩＬ−ＩＣの構造をよ
りよく理解するためにその製造主要工程における状態を
示す断面図である。ただし、ここで示すのは出力（ｆａ
ｎ−ｏｕｔ）　　１個の場合である。すなわち、このＦ
ＩＬ−ｒｃはバイポーラＩＣで、一般に行なわれている
ように、ｐ形シリコン基板１上にｎ形高不純物濃度（ｎ
”形と言い、以下これに準する）埋込みＮ２を形成した
のち、ｎ形低不純物濃度（ｎ−形と言い、以下これに準
する）エピタキシャル層３を成長させ、ついで酸化膜１
０１と耐酸化膜である窒化膜２０１とを順次形成して、
所定形状にパターニングし、これをマスクにしてｎ−形
エピタキシャル層３を所定深さだけエツチング除去して
から、イオン注入法によりチャネルカット防止層ｐ形イ
オン注入層４を形成し、窒化膜２０１をマスクとして選
択酸化を行なって分離酸化膜１０２を形成する〔第４図
（ａ）〕。・次に窒化膜２０１と酸化膜１０１とを除去
してあらためて薄い酸化膜１０３を形成した後、この酸
化ＦＪ１０３を通し所要のレジストマスク（図示されて
いない）を介しホウ素イオンを注入してｎ−形エピタキ
シャルＮ３に選択的にｐ−形層６を形成し、しかる後あ
らためて所要パターンのレジストマスク３０１を形成し
、これを用いて酸化膜１０３を通してホウ素イオンを注
入して、ｎ−形エピタキシャル層３にｐ゛形層？、８．
９を形成する〔第４図（ｂ）〕。

次にレジストマスク３０１を除去後、全上面にＣＶＤ法
によってリンガラス膜４０１を成長させた上で、このリ
ンガラス膜４０１．ｐ−形層６およびｐ＋形層７，８．
９のアニーリングを同時に行なって、ｐ−形層６ａおよ
びｐ゛形層７ａ、８ａ、９ａを形成させる〔第４図（Ｃ
）〕。

次にｐ−形層６ａの上の一部のリンガラス膜４０１およ
び酸化膜１０３に窓をあけ、ここからｎ形不純物を導入
しアニールすることによってｎ゛形層１０ａを形成する
とともにｐ−形層６ａをｐ−形層６ｂに、ｐ°形層７ａ
、８ａ、９ａをｐ゛形Ｎｉｂ、８ｂ、９ｂにそれぞれ成
長させる〔第４図（ｄ）〕。

つづいてｐ°形層７ｂおよび９ｂ上にそれぞれ窓をあけ
、ｎ゛形層１０ａの上の窓の部分とともにそれぞれ金属
シリサイド膜５０１を介して電極配線を行ない、定電流
回路素子としてのｐｎｐトランジスタのエミッタである
ｐ３形層７ｂにインジェクタ端子１）を、ｐｎｐ　）ラ
ンジスタのコレクタであり、かつ、逆方向動作ｎｐｎト
ランジスタのベースであるｐ−形層６ｂにつながる電極
取出し用ｐ゛形層ｂにベース端子１２を、さらに、逆方
向動作ｎｐｎ）ランジスタのコレクタであるｎ°形Ｎ　
１０　ａにコレクタ端子１３をそれぞれ接続形成して、
ｒ　ＩＬ−ＩＣとしての置ゲートを完成させる〔第４図
（ｅ）〕。

以上基本的な１出力のＴＩＬゲートを示したが、第３図
はこの従来構造になる３出力と２本のゲート間配線とを
有するＴＩＬゲートの平面図で、■３．１４．１５はそ
れぞれ第１のコレクタＣ＋　、第２のコレクタＣｚ、第
３のコレクタＣ３につながれた３つのコレクタ端子、２
１．２２は論理ゲート回路装置相互間配線である。３つ
のコレクタＣ１、ｃｍ、　ｃ：ｌはベース端子１２から
近い順に配列されている。

〔発明が解決しようとする問題点〕

逆方向動作ｎｐｎ）ランジスタの電流増幅率βＵは第５
図に示すようにベース端子から遠いコレクタはどコレク
タ電流１ｃの高電流域で大きく低下する。これはベース
抵抗がベース端子から遠いコレクタはど大きくなるから
であると考えられる。

また、ＩＩＬゲートのゲート伝播遅延時間ｔ、ｄと消費
電力Ｐ、との間には第６図に示されるような電力遅延特
性のあることが知られている。（半導体トランジスタ研
究会、信学技報５ＳＤ７６〜８９　、　　ｐ　３７　：
　Ｈｉｇｈ　５ｐｅｅｄ　ＩＩＬ　ｗｉｔｈ　Ｓｅｌｆ
−ＡｌｉｇｎｅｄＤｏｕｂｌｅ　Ｄｉｆｆｕｓｉｏｎ　
Ｉｎｊｅｃｔｏｒ　（Ｓ２Ｌ）　）。

同一ベース面積、同−ｐｎｐ）ランジスタ特性であれば
第７図に示すようにｔ、ｄ□１７＝ｋ・βＵ（ｋは比例
定数）の関係が成立するので、第８図に示すようにベー
ス端子から遠いコレクタはど（コレクタとベース端子と
の距離り、−８が大きいほど）ゲート最小遅延時間ｔ□
１２．．が大きくなる。

よって、このように従来の製造方法によるＩＩＬゲート
の性能には第１表にその一例を示すように各コレクタ端
子間で特性の差異があり、ベース端子に最も遠いコレク
タ端子の大きい遅延時間で制約される。

第１表 さらに同一製造法であっても、電流増幅率βＵは第９図
に示すようにコレクタ面積Ｓｃのベース面積Ｓｌｌに対
する比Ｓｃ／Ｓ＋＋に比例する。従来の構造では第３図
に示したようにｐ−影領域６ｂとこれにつながるｐ＋形
領領域８ｂ９ｂからなるベースが論理ゲート回路装置相
互間配線２１．２２の下にまでわたって存在し、第１表
に示すようにベース面積Ｓ３が大きく、従ってコレクタ
面積Ｓ０との比Ｓｃ／Ｓｌ＋が非常に小さくなり、電流
増幅率βＵが小さくなり、ベース端子に最も近いコレク
タＣ１でも最小遅延時間ｊ　ｐａ＋＋＋ｉｎは大きくな
り、さらに、インジェクタからのベース電流１）ｆｉｊ
を２００μＡ／ｇａｔｅ程度としたときの遅延速度ｔ□
も大きくなる。

また、第１０図は各端子の関係位置によってゲート最小
遅延時間ｔｐｄｍ＝ｎが異なることを示す図で、同一の
コレクタベース間圧ＦｉｉＤＣ−８であっても、インジ
ェクタ端子がベース端子に近い側にある場合（曲線Ａ）
よりもインジェクタ端子がコレクタ端子に近い側にある
場合（曲線Ｂ）の方がゲート最小遅延時間ｔｐｄ＋ｎｉ
。が小さい。第１）図は前者（インジェクターベース−
コレクタの配置）の場合、第１２図は°後者（インジェ
クターコレクターベースの配置）の場合の構成とその動
作を説明するための模式断面図で、■はインジェクタ端
子、Ｂはベース端子、Ｃはコレクタ端子、Ｅは接地エミ
ッタ端子である。第１）図、第１２図とも　　　　□に
、図Ｔａ）はゲート出力が低レベルから高レベルへスイ
ッチング（Ｌ−Ｈ）するときの電流、図（ｂｌはゲート
出力が高レベルから低レベルへスイッチング（Ｈ−Ｌ）
するときの電流を矢印で示す。Ｈ−Ｌとは逆方向動作の
ｎｐｎ）ランジスタがＯＮ状態となってコレクタ電流Ｉ
。、ｌが流れる時で、これはインジェクタから供給され
るベース電流１　ｉａｊがｎｐｎ　トランジスタのベー
ス電流として働くことであって、ベース電流供給源とし
てのｐｎｐトランジスタのコレクタ接合からスイッチン
グトランジスタとなるｎｐｎ　）−ランジスタの活性ベ
ース領域までの距離は第１２図の場合の方が小さく、ベ
ース電流は早く供給され、ｎｐｎ）ランジスタがＯＮ状
態になるのは第１２図の方が第１）図の場合よりも早い
。また、Ｌ−ＨとはｎｐｎトランジスタがＯＦＦ状態と
なることでＩＩＬは飽和形ロジック〔但し、ショットキ
ー・クランプ（Ｓｃｈｏｔｔｋｙ　ｃｌａｎ＋ｐ）すれ
ば飽和は小さい〕であって、スイッチングトランジスタ
であるｎｐｎトランジスタが深いＯＮ状態からＯＦＦ状
態に移るには活性領域にたまった過剰電荷（正孔）をベ
ース端子から抜いてやらねばならない。一方、インジェ
クタからベース電流１　ｉｎｊはいつも流れこんでいて
、ベース端子へ抜ける流れができている。従って、第１
２図のようにベース端子とインジェクタとの間に活性ベ
ース領域があると過剰電荷はベース電流Ｉ　ｉｎｊの流
れとともにベース端子にドリフトして流れ抜けてしまう
が、第１）図のようにベース電流Ｉ　ｉｎ□の流れと離
れて活性ベース領域があると過剰電荷は拡散による流れ
しか発生せず、過剰電荷を抜き去るには第１２図の場合
に比して長時間が必要で、結局、Ｌ−Ｈの切換えについ
ても第１２図の方が第１）図の場合より早い。つまり、
ゲートの動作速度はインジェクターコレクターベースの
配置にした方が早くなることが分かるであろう。しかし
、従来のＩＩＬ−ＩＣの構造ではコレクタ出力の数が多
くなるとこの配置がとることが困難であった。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、コレクタが複数個あってもその
相互間に特性差異をなくするとともにゲート最小遅延時
間ｊ　ｐｄＭｉｎの短い半導体集積回路装置およびその
製造方法を提供することにある。

〔問題点を解決するための手段〕

このような目的を達成するために本発明は、入力端子を
構成するベース端子と各コレクタに対応する各ベースと
ベースへ定電流を供給する定電流回路素子とを結ぶ第１
の低抵抗導体を設けるとともに、各コレクタに対応する
各インジェクタと各インジェクタ端子とを結ぶ第２の低
抵抗導体を設けるようにしたものである。また、コレク
タ・ベース端子間を自己整合的に形成するようにしたも
のである。

〔作用〕

本発明はコレクタ・ベース端子間を自己整合的に形成す
るようにしたので、コレクタ・ベース間距離り、−８が
短くなり、このためにベース電流１）１）７は早く供給
され、ｎｐｎｌ−ランジスタは早＜ＯＮ状態となる。

〔実施例〕

本発明を実施例に基づき詳細に説明する。第１図に本発
明に係わる半導体集積回路装置の一実施例を示し、第２
図にその主要製造工程を説明するための断面図を示す。

第１図において、６０１゜６１）．７０１はポリシリコ
ン膜である。第１図において第３図と同一部分又は相当
部分には同一符号が付しである。

まず、このような構造を有する装置の主要製造工程を第
２図を用いて説明する。第２図において第４図と同一部
分又は相当部分には同一符号が付しである。この実施例
においても従来例における第４図（ａ）および（ｂ）ま
での工程は全く同様に処理する。

その後、ベース端子およびインジェクタ端子取出し層と
なるべきｐ゛形層９および７の上の酸化膜１０３に窓を
あけたのちに全上面にポリシリコン膜６０１をデポジシ
ョンし、ホウ素イオンを注入してアニール処理する。こ
のときｐ−形層６ａ、ｐ゛形層７ａ、８ａ、９ａが形成
される〔第２図（ａ）〕。

次にポリシリコン膜６０１にパターニングを施し、ｐ゛
形層９ａ、７ａの上からこれに隣接する分１ｙｉＩｆ領
域としての分離酸化膜１０２の上にわたる部分６０Ｌａ
、６０１ｂを残す。このときに、除去された酸化膜１０
３の代わりに上述の残されたポリシリコン膜６０１ａお
よび６０１ｂの上を含めて薄い酸化膜１０５を形成し、
更にその上に全上面にわたってリンガラス膜４０１を形
成する〔第２図（ｂ）〕。

ｐ−形層６ａの上のリンガラス膜４０１および酸化膜１
０５に窓明けを行なった後にポリシリコン膜（７０１）
をデポジションし、ヒ素イオンを注入してコレクタ層と
なるべきｎ“形［１０をｐ−形層６ａの表面部の一部に
形成するとともに、少なくともコレクタ層となった領域
を覆いかくず様にポリシリコン膜７０１を残すべ（パタ
ーニングおよびエツチングを行なう〔第２図（Ｃ）〕。

次にアニールを施してｎｐｎトランジスタのｎ′″形コ
レクタ層１０ａを完成するとともに、ｐ−形層６ｂおよ
びｐ°形層３ｂ、９ｂを完成する。ベース電極となる側
のコレクタ層上のポリシリコン膜７０１をマスクとして
、また、ｐｎｐトランジスタを構成する層、ｐ°形層７
ａ、ｎ−形エピタキシャル層３．ｐ°形層８ｂ上を覆い
かくず様にレジスト３０２を形成して選択的にポリシリ
コン膜６０１ａ、６０１ｂおよびそれにつながるｐ。

形層の上の酸化膜１０５．４０１を除去する〔第２図ｃ
ｄ）〕。

次いで低温（８００℃〜９００℃程度）での酸化を行な
って、ｎ゛形層ポリシリコン膜７０１上に厚い酸化膜１
０−８を、また、ｐ゛形層シリコン基板上とｐ゛形層ポ
リシリコン膜６０１ａ、６０１ｂ上に薄い酸化膜１０７
を形成する〔第２図（ｅ）〕。

次に酸化膜１０７のみをウォッシュアウトする〔第２図
（ｆ）〕。

その後に全上面にＰ　ｔ、Ｐｄ、Ｗ、Ｍｏなどのシリサ
イド形成金属膜を形成した後シンタリングを行なって金
属シリサイド膜５０１をｐ゛形層シリコン基板上および
ポリシリコン膜６０１ａ。

６０１ｂ上にのみ形成し、次に王水等によってシリサイ
ド形成金属膜のみを除去する。なお、ポリシリコン膜６
０１ａと金属シリサイド膜５０１とは第１の低抵抗導体
、ポリシリコン膜６０１ｂと金属シリサイド膜５０１と
は第２の低抵抗導体を形成する〔第２図（ｇ）〕。

その上にリンガラス膜等のパッシベーション膜４０２を
デポジションした後、所要のレジストマスク（図示され
てない）を用いてコンタクト用の窓明けを行ない、Ａｌ
、Ａｕなどの第３の低抵抗導体としての低抵抗金属で、
従来と同様、コレクタ電極配線としてのコレクタ端子１
３を形成して、この実施例は完成する〔第２図（ｈ）〕
。

この実施例の第１の利点は、コレクタ端子１３とベース
端子１２との距離り、−８がほぼ半減できることである
。すなわち、従来の半導体集積回路装置ではＡｌ配線の
幅がベース端子１２．コレクタ端子１３のコンタクト部
の幅よりもはみ出しているので、コレクタベース間距離
ＤＣ−Ｉ＋は配線幅で制約を受けて小さくできなかった
が、本実施例では低抵抗のポリシリコン膜６０１ａと金
属シリサイド膜５０１とから成る第１の低抵抗導体とベ
ース端子との接続部分を分離酸化膜１０２の上へ追い出
したので、従来装置におけるような制約はなくなり、第
２図（ｇｌにＡで示した部位で、金属シリサイド膜５０
１の端部は、直接、酸化膜１０５の端部と接しており、
この酸化膜１０５のパターニングはコレクタ層のポリシ
リコン膜７０１によって自己整合的に形成されてポリシ
リコン膜７０１と重なる幅が実質的にコレクタ・ベース
間距離り、−６と等しくなるので、その値を小さくでき
る。

本実施例から分かるように、ｎｐｎトランジスタの各コ
レクタについて、各ベースは金属シリサイド膜５０１で
低抵抗化されたポリシリコン膜６０１ａでベース端子に
連結され、また、定電流回路素子であるｐｎｐトランジ
スタのコレクタもベース端子に接続され、さらに、各イ
ンジェクタもポリシリコン膜６Ａ　ｌ　ｂ上の金属シリ
サイド膜５０１でインジェクタ端子１）に接続されてい
るので、各コレクタ間の電気的差異はなくなり、第２表
に示すように、各ｎｐｎ）ランジスタの特性も同一とな
る。

第２表 さらに、ベース端子１２が非活性領域上のポリシリコン
膜６０１ａとその上の金属シリサイド膜５０１とによっ
ているので、従来構造では必須であったゲート間配線２
１．２２の直下のベース拡散ＪＷ６ｂ、８ｂ、９ｂが不
要となり、ベース面積Ｓｓ自体が小さくなり、コレクタ
面積Ｓ、との比Ｓｃ／Ｓｓが大きく、従って電流増幅率
βＵも大きくなる。また、第１２図で説明したインジェ
クターコレクターベース配置にできるので、ゲート動作
速度も速くできる。

なお、上記実施例では選択酸化を使用したゲート分離方
式について述べたが、その他の通常のゲート分離方式や
高不純物濃度領域によるカラー分離方式についても本発
明は適用でき、また、へ−ス層をグラフト構造の場合に
ついて説明したが、埋込みベース構造についても本発明
は適用できる。

〔発明の効果〕

以上述べたように本発明は、各コレクタに対応する各ベ
ースを金属シリサイド膜を重ねたポリシリコン膜で構成
された低抵抗導体で定電流回路素子へ接続するとともに
各インジェクタも同様の低抵抗導体で接続するようにし
たので、各コレクタの位置とベース端子との距離に差異
があっても特性は均一化され、また、上述の構成にした
ので、インジェクターコレクターベース配置が実現でき
動作速度を速くすることができる。

【図面の簡単な説明】

第１図は本発明に係わる半導体集積回路装置の一実施例
を示す平面図、第２図はその主要製造工程を説明するた
めの断面図、第３図は従来の半導体集積回路装置として
のＩ　ＩＬ−ＩＣを示す平面図、第４図はその主要製造
工程を説明するための断面図、第５図および第６図は３
つのコレクタＣ１＋　　Ｃ２，Ｃ３を有する従来のＩＩ
Ｌゲートのコレクタ電流■。と電流増幅率βＵとの関係
および消費電力Ｐ６とゲート伝播遅延時間ｔｐｄとの関
係をそれぞれ示す特性図、第７図は電流増幅率βＵとゲ
ート最小遅延時間ｔ、。ｉｎとの関係を示す特性図、第
８図はコレクタとベース端子との距ｉｉｉＩＤｃ−ｍと
ゲートｉ手遅延時間ｔｐｄ＋＊ｉｎとの関係を示す特性
図、第９図はコレクターベース面積比Ｓ　Ｃ／　Ｓ　１
と電流増幅率βＵとの関係を示す特性図、第１０図は各
端子の関係位置によってゲート最小遅延時間ｔｐｄ＋ａ
ｉｆｉが異なることを示す特性図、第１）図はインジェ
クターベース−コレクタの配置の場合の構成とその動作
を説明するための模式断面図、第１２図はインジェクタ
ーコレクターベース配置の場合の構成とその動作を説明
するための模式断面図である。 １・・・・ｐ形シリコン基板、２・・・・ｎ゛形埋込み
層、３・・・・ｎ−形エピタキシャル層、１０ａ・・・
・ｎ１形層、１）・・・・インジェクタ端子、１２・・
・・ベース端子、１３，１４．１５・・・・コレクタ端
子、２１．２２−　・・・論理ゲート回路装置相互間配
線、１０２・・・・分離酸化膜、１０５．１０８・・・
・酸化膜、４０１・・・・リンガラス膜、４０２・・・
・パッシベーション膜、５０１・・・・金属シリサイド
膜６０１，６１），７０１・・・・ポリシリコン膜。 第１図 １２＝＜−ス４） ＋３．１４．＋５　：　　プレ７り嶋千第２図 第２０ 第２図 第３０ ｂ 第４図 第４図 手続補正書（自発〕 １．事件の表示　　　Ｎ顆昭５９−１９８１２０号２、
発明の名称　　　半導体集積回路装置およびその製造方
法３　補正をする者 （２）明細書の発明の詳細な説明の欄 ６、補正の内容 （１）　　明細書の特許請求の範囲を別紙の通り補正す
る。 （２）明細書第１６頁第５行〜第６行の「形成し、次に
王水等によってシリサイド形成金属膜のみを除去する。 」を「形成する。」と補正する。 以上 別紙 「（１）半導体基体内の分離領域により他の部分と分離
された部分に形成されベースに信号が入力され複数個の
コレクタにそれぞれ信号が出力されるトラ′　　ンジス
タと、このトランジスタの前記ベースへ定電流を供給す
る定電流回路素子とからなる論理ゲート回路を有する半
導体集積回路装置において、前記トランジスタの各コレ
クタに対応する前記各ベ一旦前記各ベース上に形成され
た金属シリサイド膜と金属シリサイド膜を重ねたシリコ
ン膜からなる第１の低抵抗導体とで接続するとともに、
前記定電流回路素子へ電流をつなぐインジェクタ端子と
前記各コレクタに対応する各インジェクタとを前記基体
上に形成されたすくなくとも金属シリサイド膜を重ねた
シリコン膜からなる第２の低抵抗導体で接続し、前記各
コレクタとそれぞれのコレクタ端子とをコレクタの形成
に使用された高濃度不純物を含むシリコン膜を介して繋
がっている低抵抗金属配線の°第３の低抵抗感体で接続
したことを特徴とする半導体集積回路装置。 （２）第１および第２の低抵抗導体は分離領域の上を通
るようにしたことを特徴とする特許請求の範囲第１項記
載の半導体集積回路装置。 （３）第１および第２の低抵抗導体はコレクタ端子と論
理ゲート回路装置相互間配線とに直角な方向に配線され
たことを特徴とする特許請求の範囲第１項または第２項
記載の半導体集積回路装置。 （４）少なくとも第１の低抵抗導体を形成する半導体集
積回路装置の製造方法において、コレクタへの不純物拡
散源として使用したシリコン膜をマスクの一部として選
択的に低抵抗導体の金属シリサイド膜を形成する領域の
絶縁膜を除去する工程と、コレクタ上のシリコン膜上に
厚い酸化膜、前工程で露わにされた低抵抗導体の金属シ
リサイド膜形成部上に薄い酸化膜を比較的低温で酸化す
ることによって形成する工程と、前工程で形成された低
抵抗導体の金属シリサイド膜形成部上の薄い酸化膜をウ
ォッシュアウトする工程と、前工程で露わになったシリ
コン基板およびシリコン膜上に金属シリサイド膜を形成
する工程とを有することを特徴とする半導体集積回路装
置の製造方法。」□りＱつ−

Claims (4)

【特許請求の範囲】
1. （１）半導体基体内の分離領域により他の部分と分離さ
   れた部分に形成されベースに信号が入力され複数個のコ
   レクタにそれぞれ信号が出力されるトランジスタと、こ
   のトランジスタの前記ベースへ定電流を供給する定電流
   回路素子とからなる論理ゲート回路を有する半導体集積
   回路装置において、前記トランジスタの各コレクタに対
   応する前記各ベースと前記定電流回路素子とを前記各ベ
   ース上に形成された金属シリサイド膜と金属シリサイド
   膜を重ねたシリコン膜からなる第１の低抵抗導体とで接
   続するとともに、前記定電流回路素子へ電流をつなぐイ
   ンジェクタ端子と前記各コレクタに対応する各インジェ
   クタとを前記基体上に形成されたすくなくとも金属シリ
   サイド膜を重ねたシリコン膜からなる第２の低抵抗導体
   で接続し、前記各コレクタとそれぞれのコレクタ端子と
   をコレクタの形成に使用された高濃度不純物を含むシリ
   コン膜を介して繋がっている低抵抗金属配線の第３の低
   抵抗導体で接続したことを特徴とする半導体集積回路装
   置。
2. （２）第１および第２の低抵抗導体は分離領域の上を通
   るようにしたことを特徴とする特許請求の範囲第１項記
   載の半導体集積回路装置。
3. （３）第１および第２の低抵抗導体はコレクタ端子と論
   理ゲート回路装置相互間配線とに直角な方向に配線され
   たことを特徴とする特許請求の範囲第１項または第２項
   記載の半導体集積回路装置。
4. （４）少なくとも第１の低抵抗導体を形成する半導体集
   積回路装置の製造方法において、コレクタへの不純物拡
   散源として使用したシリコン膜をマスクの一部として選
   択的に低抵抗導体の金属シリサイド膜を形成する領域の
   絶縁膜を除去する工程と、コレクタ上のシリコン膜上に
   厚い酸化膜、前工程で露わにされた低抵抗導体の金属シ
   リサイド膜形成部上に薄い酸化膜を比較的低温で酸化す
   ることによって形成する工程と、前工程で形成された低
   抵抗導体の金属シリサイド膜形成部上の薄い酸化膜をウ
   ォッシュアウトする工程と、前工程で露わになったシリ
   コン基板およびシリコン膜上に金属シリサイド膜を形成
   する工程とを有することを特徴とする半導体集積回路装
   置の製造方法。