JPS5978560A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は半導体集積回路装置、特にインテグレーテ゛
ンド・インジェクション・ロジ゛ンク（丁ｎｔθ−ｇｒ
ａｔｅｄ　Ｉｎｊｅｃｔｉｏｎ　Ｌｏｇｉｃ）回路装置
（以下［エエＬ−工ＯＪという。）及びその製造方法に
関するものである。

〔従来技術〕

第１図（８）〜（ｅ）は従来のエエＬ・ＩＣの構造をよ
りよく理解するためにその製造主要工程における状態を
示す断面図である。ただ゛し、ここで示すのは出力（ｆ
ａ、ｎ−ｏｕｔ）　１個の場合である。

ゴーなわら、このエエＬ・工ＣはバイポーラエＣで一般
に行なわれているように、ｐ形シリコン糸板（１）上に
ｎ形量不純物濃度（ｎ＋形と言い、以下こｎ、に準する
。）埋込み層［２１′ｆ：形成したのち、ｎ形低不純物
線度（ｎ−形と言い、以下これに準する。）エピタキシ
ャル層（３）を成長させ、ついで酸化膜（ＩＣ１１）と
耐酸化膜である窒化膜（２Ｑｌ）とを順次形成して、所
定形状にバターニングし、これケマスクにしてｎ−形エ
ピタキシャル層（３）ヲ所定深さだけエツチング除去し
てから、イオン注入法によりチャネルカット防止層用ｐ
形イオン注入層＋４１’ｉ形成し、窒化膜（ｚｏｘ）　
’ｆｘマスクとして選択酸化を行なって分離酸化膜（１
０２）を形成する〔第１図（ａ）〕。次に、窒化膜（２
０１）と酸化膜（工０１）とを除去したのち、あらため
て薄い酸化膜（１０３）　’ｉ影形成たのち、これを通
し、所要のレジストマスク（この段階でのレジストマス
クは図示せず。）を介してホウ素イオン全注入して、ｎ
−形エピタキシャル層（３）に選択的にｐ−’形層（６
）を形成した後に、あらためて所要パターンのレジスト
マスク（３０１）　を形成し、これ金属いて酸化膜（１
０３）　全通してホウ素イオンを注入シテ、ｎ−形エピ
タキシャル層（３）にｐ十形層（７）。

（８１、（９１を形成する〔第１図（ｂ）〕。次にレジ
ストマスク（３０１）を除去後、全上面Ｋ　ＣＶＤ法に
よってリンガラス膜（４０１）　全成長させた上で、こ
のリンガラス膜（４０１）　、　ｐ−形層（６）および
ｐ十形層＋７１　、　（８１、ｆ９１のアニーリングを
同時に行なってｐ−形層（６ａ）およびｐ十形層（’７
ａ）、　（８ａ、）、　（９ａ）を形成させる〔第１図
（Ｃ）〕。次に、ｐ−形層（６ａ）の上の一部にリンガ
ラス膜（４０１）および酸化膜（１０３）に窓をあけ、
ここからｎ形不純物を導入し、アニールすることによっ
てｎ十形層（１０ａ）を形成するとともに、ｐ−形層（
悦）ヲｐ−形層（６ｂ）に、ｐ十形層（７ａ）、　（８
ａ）、　（９ａ）を（７１））。

（ｓｂ）、　（９ｂ）にそれぞれ成長させろ〔第１図（
ｄ）〕。

つついて、ｐ十形層（７ｂ）および（９ｂ）上にそれぞ
れ窓をあけ、上記ｎ十形層（ｌｏａ　）の上の窓の部分
とともにそれぞれ金属シリサイド層（５０１）　ｆ介し
て電極配線全行ない、ｐｎｐ　トランジスタのエミッタ
であるｐ十形層（′７ｂ）にインジェクション（川を、
ｐｎｐトランジスタのコレクタであ！り、かつ逆方向動
作ｎｐｎ　トランジスタのベースであるｐ−形層（６ｂ
）につながる電極取出し用ｐ十形層（９ｂ）にインプッ
ト電極（１２１を、さらに、逆方向動作ｎｐｎ　トラン
ジスタのコレクタであるｎ十形層（１０ａ　）にアウト
プット電極Ｈ’＜それぞれ接続形成して、この工、ＴＬ
ゲートを完成させる〔第１図（ｅ）〕。

以上基本的な１出力のエエＬゲートを示したが、第２図
はこの従来構造になる３１ノｊ力と２本のゲート開配線
と全有するエエＬゲートの平面図で、（１３）　＋（＋
４＋　、　（１５１がそれぞれ第１のコレクタＣ１，第
２のコレクタＣ２，第３のコレクタＣ３につながれた３
つのアウトプット電極、しり、（イ）はゲート開配線で
ある。

３つのコレクタｃ１．　ｃ２．　ｃ３はインプット（ベ
ース）電極（１２）から近い順に配列されている。さて
。

逆動作ｎｐｎ　）ランシフタの電流増幅率βＵは第３図
に示すようにベース電極（１２）から遠いコレクタはど
コレクタ電流ＩＣの高電流埴で大きく低下する。

これはベース抵抗がベース電極から遠いコレクタはど大
きくなるからであると考えられる。まｆｃ、■工りのゲ
ート伝播遅延時間ｔｐｄと消費電力Ｐｄとの間には第４
図に示されるような電力遅延特性のあることが知られて
いる。（例えは、半導体トランジスタ研究会、信学技報
ＳＳＤ　７６〜８９　　ｐ３’２：ＨｉｇｈＳｐｅｅｄ
　工ＩＬ　ｗｉｔｈ　Ｓｅｌｆ−Ａｌｉｇｎｅｄ　Ｄｏ
ｕ、ｂｌｅ　Ｄｉｆｆｕｅｉｏｎ工ｎｊｅｃｔｏｒ　（
Ｓ”Ｌ）　）。

ここで同一ベース面積、同−ｐｎｐ　）ランジスク１／
２ 特性であれば第５図に示すよってｔｐｄｍｉ。■βＵの
関係が成立するので、第６図に示すようにベース電極か
ら遠いコレクタはど（コレクタとベース電極との距離り
。−３が大きいほど）最小遅延時間ｔｐｄ１．ｌ１１ｎ
が大きくなる。よって、このように従来の製造方法によ
るＩ工Ｌゲートの性能には第１表にその一例を示すよう
に各アウトプット電極間で特性の差異があり、ベース電
極に最も遠いアウトプット電極の大きい遅延時間で制約
される。さらに同一製造法であっても、電流増幅率βＵ
は第７図に示すようにコレクタ面積ＳＣのベース面積Ｓ
Ｂに対する比ＳＣ／ＳＢに比例する。従来の構造では第
２図に示したようＫｐ−形頭域（６１））　、！ｌ−こ
れにつながるｐ＋形領領域ｓｂ）、　（９１））とから
なるベース頭載がゲート開配線ｔ２１）　、■の下にま
でわたって存在し、第１表に示すようにペース面積ＳＢ
が大きく、従ってコレクタ面積ＳＣとの比ＳＣ／ＳＢが
非常に小さくなり、電流増幅率Ｉｕが小さくなり、ベー
ス電極に最も近いコレクタＣ１すも最小遅延時間ｔｐｄ
ｍｉ、ｎ　ｉｄ大きくなり、さらに、電源電流工ｉｎｊ
を２００μＡ／ｇａｔｅ程度としたときの遅延速度ｔｐ
ｄも大きくなる。

第　　１　　表 また、第８図は各端子の関係位置によってゲート最小遅
延時間ｔ　　が異なることを示す図で、ｐｄ＋ｎｉｎ 同一のコレククベース間距［Ｄ。−５であっても、イン
ジェクタ電極がベース電極に近い側にある場合（曲線Ａ
）よりもインジゴフタ電極がコレクタ電極に近い側にあ
る場合（曲線Ｂｌの方が峡小遅延時ｔ”ａ’Ｊ　ｔｐｄ
酊ｎが小さい。第９図は前者（インジエククーベースー
コレククの配置）の場合、第１Ｏ図は後者（インジェク
ターコレクターベースの配置）の場合の構成とその動作
を説明するための模式断面図で、■はインジェクタ端子
、Ｂはベース、Ｔ高子、Ｃはコレクタ端子、Ｅは接地エ
ミツク端子である。

第９図（、第１０図ともに、図（ａ）ｒ／′ｉゲート出
力が低レベルカラ高レベルへスイッチング（Ｌ＋Ｈ）す
るときの電流、図（ｂ）はゲート出力が高レベルから低
レベルへスイッチング（Ｈ−＋Ｌ）するときの電流を矢
印で示す。Ｈ＋ＬＪは逆方向動作のｎｐｎ　）ランシフ
タがＯＮ状態となって、■ｏｎが流れる時で、これはイ
ンジェクタから供給さノ１．るベース″川流１通がｎｐ
ｎ　トランジスタのベース電流として働くことであって
、ペース殖流供給源七してのｐｎｐ　トランジスタのコ
レクタ接合からスイッチングトランジスタとなるｎｐｎ
　トランジスタの活性ベース領域までの距離は第１Ｏ図
の場合の方が小さく、ベース電流は早く供給され、ｎｐ
ｎ　トランジスタがＯＮ状態になるのは第１０図の方が
第９図の場合よりも早い。

また、Ｌ→Ｈ七はｎｐｎ　トランジスタが０ＩＦＦ状態
となることでＩＩＬ　［飽和形ロジック〔但し、ショッ
トキー・クランプ（Ｓｃｈｏｔｔｋｙ　ｃｘａｍｐ）す
れは飽和は小さい。〕であって、スイッチングトランジ
スタであるｎｐｎ　トランジスタが深いＯＮ状態からＯ
ＦＦ状態に移るには活性領域にたまった過剰電荷（正孔
）全ベース端子から抜いてやらねばならない。一方、イ
ンジェクタからベース′埴流工、Ｖｉ、い１ｎ、］ つも流れこんでいて、ベース端子へ抜ける流れができて
いる。従って、第１０図のようにベース端子とインジェ
クタとの間に活性ベース領域があると過剰′電荷は上記
■□ｎｊの流ねとともにベース端子にドリフトして流れ
抜けてしまうが、第９図のように工ｊ、ｎｊの流れと離
れて活性ベース領域があると、過剰電荷は拡散による流
れしか発生せず、過剰電荷を抜き去るＶＣは第１０図の
場合に比して長時間が必要で、結局、Ｌ　−＋　Ｈの切
換えについても第１０図の方が第９図の場合より早い。

り１す、ゲートの動作速度はインジェクターコレクター
ベースの配置にした方が速くなることが判るであろう。

しかし、従来のエエＬの構造でｊｄコレクタ出力の数が
多くなる・とこの配置をとることが困難でちった。

〔発明の概要〕

この発明は以上のような欠点全除去するこ（！：金目的
とし、入力端子全構成するベース端子と各コレクタに対
応する各ベース領域とベースへ定ｉｌｔ流全供給する定
電流回路素子とを結ぶ低抵抗電路を設けることによって
、コレクタが複数個あってもその相互間に特性差異を々
くすると々もに、各コレクタに対応する各インジェクク
＠城を低抵抗電路で結ぶことにより、さらに、ベース、
エミッタ電極の取り出しケセルファライン的に決めベー
ス面積およびベース抵抗を減少させることによって、す
ぐれた特性のｘｃ　２得ようとするものである。

〔発明の実施例〕

１ｉ１１図（ａ）〜（ｅ）ｔｆｉこの発明の一実施例の
構ａ’ｔよく理解するためにその製造工程の主要段階に
おける状、軛勿示す：断面図７７、＠１図（ａ）〜（ｅ
）と同等部分は同一符号で示す。この実施例においても
、従来イタ１］における第１図（ａ）３よび（ｂ）　ｔ
での工程は全く同様に処理する。その後、レジストマス
ク（３０１）ケ除去して、酸化膜（１０３）の上に窒化
膜（２０２）をデポジション（７て、横形ｐｎｐ　トラ
ンジスタのベース領域となる１加減上以外の窒化膜（２
０２）　、酸化膜（］０３）　ｉ除去したのちに、全上
面にポリシリコン膜（６（Ｊｌ）　ｉデポジションする
〔第１１図（ａ）〕。ｆ欠Ｑて、ポリシリコン膜（６ｏ
ｌ）の上に窒化膜（２０３）　７ｉ−デポジションして
、この窒化膜（２０３）に所要のパターニングンー施し
、この窒化膜（２０３）　？マスクとして選択を環化を
行ない、マスクされなかった部分のポリシリコン膜（６
０１）Ｔｈ酸化膜（１０４）に変化させ、コレクタ層を
形成すべきｐ−形層（６ａ）の上にポリシリコン膜（６
１１）　ｋインジェクタ側（図の左側）の分離酸化膜（
１０２）の上にポリシリコン膜（６２１）　’（ｒ−、
ベース（ｌｌｌｌ　（図の右側）の分離酸化膜（１０２
）の上にポリノリコン膜（６３１）を残す〔第１１図（
ｂ）〕。次に、この酸化膜（１０４）をマスクとしてヒ
素イオンヲ注入してコレクタ層となるべきｎ十形層ＩＩ
Ｏｆ　ｐ−形層（６ａ）の表面部の一部に形成した後に
酸化膜（１０４）を全面除去し、低温酸化全施して、基
体表面に薄い酸化膜（１０５）を、ポリシリコン膜（６
ｎ）、　（６２１）、　（６３１）の各側面に酸化膜（
１０６）を形成する〔第１１図（Ｃ）〕。

ここで、周知のように、高濃度に不純物を拡散させたシ
リコン膜およびポリシリコン膜は増速酸化され通常基板
より酸化膜ｉｄ厚くなり、さらにその効果は低温酸化は
ど顕著である。次に、基体上の薄い酸化膜（１０５）の
みを除去する。このとき異方性エツチングが可能なりア
クティブエツチング法全使用すれは、ポリシリコン膜（
６１１）、　（６２１）、　（６３１）の側面の酸化膜
（１０６）を残して基体上の酸化膜（１０５）のみを容
易にエツチング除去できる。さらに、窒化膜（２０３）
を熱リン酸等で全面除去してポリシリコン（６１１Ｌ　
（６２１）、　（６３１）の頂面全露出させる。このと
き、窒化膜（２０２）も除去されるが、横形ｐｎｐトラ
ンジスタのベース領域は酸化膜（１０３）で保護されて
いる。その後に全上面にＰｔ、　”ｄ＋　ｗ、　Ｍｏな
どのシリサイド金属膜（図示せず）全形成し、シンクリ
ングを行ない、金属シリサイド膜（５ｏｌＬ　（５１１
）をそれぞれシリコンおよびポリシリコンの表面のみに
形成し、つづいて、例えは王水によって金属膜全除去す
る〔第１１図（ｄ）〕。つづいて、その上にパッシベー
ション膜（４０１）　（例；ｔばリンガラス膜）ｆｆ：
デポジションした後、所要のレジストマスク（図示せず
）を用いてコンタクトの窓明けを行ない、その後にレジ
ストマスクを除去して、ｆｉｌ、　Ａｌｌなどの低抵抗
金属で従来と同様に接続用配線（ＩＩＩ　、　Ｑ２１　
、　Ｑ３）を形成して、この実施例は完成する。第１２
図はこの実施例の平面パターン図で、ベース電極（１２
）は金属シリサイド膜（５０１）によって基板に接続さ
れ、金属シリサイド膜（５ｕ）で低抵抗化されたポリシ
リコン膜（６３１）に配線されており、インジェククル
極（＋１）は同、様に金属シリサイド膜（５０１）によ
って基板に接続され、金属シリサイド膜（５１１）で低
抵抗化されたポリ膜（６２１）に配線されている。また
、コレクタ層Ｍもポリシリコン膜（６１１）によってコ
レクタ電極（１３）に接続される。

さて、この実施例の第１の利点は、コレクタ（アウトプ
ット）電極（１３）とベース（インプット）電極（１２
）との距離り。、−Ｂが酸化膜（１０６）のセルファラ
インで決まる数千人と非常に小さくできることである。

すなわち、従来装置ではＡｌ配線の幅が当該＠極のコン
タクト部の幅よりもはみ出しているので、上記距離り。

−３は配線幅で制約を受けて小さくできなかった。この
実施例では金属シリサイド膜（５０１）を利用してベー
ス電極配線を形成しており、かつセルファライン的に金
属シリサイド膜を形成しているので、従来装置における
ような制約はなくなり、第１１図（ｅ）にＡで示した部
位で、金属シリサイド膜（５０１）の端部は直接酸化膜
（１０６）の端部と接しており、この酸化膜は０６）の
膜厚が実質的に上記り。−８となるので、その値を小さ
くできる。なお、この第１１図（θ）の段階のこの実施
例の平面図を第１２図に示す。

第１３図はこの発明の構造になる出力３個ケ有する工Ｉ
Ｌゲートの一例を示す平面図である。図から判るように
、ｎｐｎ　）ランシンクの各コレクタにツイテ、ベース
電極Ｊ１２１　ｉ金属シリサイド膜で低抵抗化されたポ
リシリコン膜（６３１）で、電流源であるｐｎｐ　ｈラ
ンシンクのコレクタに連結されており、各インジェクタ
も同様にポリシリコン膜（６２１）上のシリサイド膜で
電極間に接続されていて、各コレクタ間に電気的差異は
なくなり、第２表に示すように特性も同一となる。更に
、ベース電極配線が非活性領域上のポリシリコン膜（６
３１）とその上の金属シリサイド膜とによっているので
、従来構造では必須であったゲート間配線ｔ２Ｄ、＠の
直下のベース拡散層（ａａ）、　（ｓａ）、　（９ａ）
が不用となり、ベース面積ＳＢ自体が小さくなりコレク
タ面積ＳＣとの比Ｓｃ／Ｓ＋Ｂが大きく、従って電流増
幅率βＵも大きくなる。また、第１０図で説明したイン
ジエククーコレクターベース配置にできるので、ゲート
動作速度全速くできる。

第　　２　　表 なお、上記実施例では選択酸化全使用したゲート分離方
式について述べたが、その他の通常のグー１分離方式や
高不純物濃度領域によるカラー分離方式についてもこの
発明は適用でき、また、ベース層をクラフト構造の場合
について説明したが、埋込みベース構造についてもこの
発明は適用できる。

〔発明の効果〕

以上詳述し友ように、この発明ではセルファライン的に
ベース電極を形成するので、ベース・コレクタ間距離が
非常に小さくできるとともに、各コレクタに対応する各
ベース領域を金属シリサイド膜を重ねたポリシリコン膜
で構成された低抵抗導体で定電流源回路系子へ接続する
とともに、各インジェクタも同様の低抵抗導体で接続す
るようにしたので、各コレクタの位置上ペース端子との
距離に差異があっても特性は均一化され、すぐれた倫理
ゲートＩＣが得られる。さらに、上述の構成にしたので
インジェクターコレクターベース配置が実現でき動作速
度を速くすることができる。

【図面の簡単な説明】

第１図は従来のエエＬ　−ＩＣの製造主要工程における
状態を示す断面図、第２図は３つのコレクタを有する従
来のエエＬ　−工Ｃの平面図、第３図および第４図は３
つのコレクタ（！ｌ、　０２．０３？有する従来の工Ｉ
Ｌゲートのコレクク電流工Ｃと電流増幅率βＵとの関係
および消費電力Ｐａとゲート伝播遅延時間ｔｐｄとの関
係全それぞれ示す図、第５図は電流増幅率βＵと最小遅
延時間ｔ　　との関係をｄｍｉｎ 示す図、第６図はコレクタとベース電極との距離ＤＣ−
Ｂと最小遅延時間ｔ、ｄとの関係を示す図、第７図はコ
レクターベース面積比Ｓ　ｃ　／Ｂ　Ｂと電流増幅率β
Ｕとの関係を示す図、第８図は各端子の関係位置によっ
て最小遅延時間ｔｐｄｍｉｎが異なることを示す図、第
９図はインジェクターベース−コレクタの配置の場合の
構成とその動作全説明するための模式断面図、第１０図
はインジェクターコレクターベース配置の場合の構成と
その動作全説明するための模式断面図、第１１図はこの
発明の一実施例全製造する主要段階における状態を示す
断面図、第１２図はこの実施例の平面図、第１３図はこ
の発明を適用した３出力の工ＩＬの一例を示す平面図で
ある。 図において、（１１は半導体基体、（６ａ）はベース層
、（７ａ）はインジェクタ層、（８ａ）、　（９ａ）は
ベース取出し層、σ１はコレクタ層、（１１）はインジ
ェクタ電極配線、（１２Ｉはベース電極配線、ｆ＋３）
　、　（１４、Ｑ５）はコレクタ電極配線、（１０１）
、　（１０３）、　（１０４）、　（１０５）、　（１
０６）は酸化膜、（１０２）は分離領域、（釦１）、　
（２０２）、　（２０３）は窒化膜、（４ｏ１）はパッ
シベーション膜、（５Ｃｎ）、　（５ｎ）は金属シリサ
イド膜、（６０１）、　（６ｕ）、　（６２１）、　（
６３１）はポリシリコン膜である。 なお、図中同一符号は同一または相当部分を示す。 代理人　葛　野　信　−（外１名） 第１図 第１図 第２図 第８図 第９図 第１１図 特許庁長官殿 ］、　　’Ｉｔ件の表示　　　　特願昭５７−１８９５
４５号２　発明の名称　半導体集積回路装置およびその
製造方法３　補１丁：、を・−１−る台 明細書の発明の詳細な説明の欄 ６、　補正の内容 明細書の第１８頁表の下館５行に「クラフト構造」とあ
るのを「グラフト構造」と訂正する。 以上

Claims (4)

【特許請求の範囲】
1. （１）　　半導体基体内の分離領域で他の部分と分離さ
   れた部分に形成され、ベース全入力端子とし複ａ　個の
   コレクタをそれぞれ出力端子とする。トランジスタと、
   このトランジスタの上記ベースへ定電流を供給する定電
   流回路素子とからなる論理ゲート回路装置を有するもの
   において、上記トランジスタの上記各コレクタに対応す
   る上記各ベース領域と上記定電流回路素子とを上記各ベ
   ース領域上に形成された金属シリサイド膜と低抵抗金属
   膜と金属シリサイドを重ねたポリシリコン膜からなる第
   １の低抵抗導体とて接続するとともに、上記室「桟流回
   路素子へ電流をつなぐインジェクタ端子と上記各コレク
   タに対応する各インジェクタ領域と全上記基体上に形成
   された金属シリサイド膜と低抵抗金属膜と金属シリサイ
   ド膜を重ねたポリシリコン膜からなる第２の低抵抗導体
   とで接続し、上記各コレクタ領域とそれぞれのコレクタ
   電極配線とを金属シリサイド膜を重ねたポリシリコン膜
   からなる第３の低抵抗導体で接続したこ上音特徴とする
   半導体集積回路装置。
2. （２）第１および第２の低抵抗導体は分離領域の上を通
   るようにしたことを特徴とする特許請求の範囲第１項記
   載の半導体集積回路装置。
3. （３）　　第１および第２の低抵抗導体はコレクタ電極
   配線と論理ゲート回路装置相互間の配線とに直角な方向
   に配線されたこ七を特徴とする特許請求の範囲第１項ま
   た？′ｉ、第２項記載の半導体集積回路装置。
4. （４）　　半導体基体内の分＠領域で他の部分々分離さ
   れた部分に、ベースを入力′端子とし複数個のコレクタ
   をそれぞれ出力端子とするトランジスタと、このトラン
   ジスタの上記ベースへ定電流を供給する定電流回路素子
   とからなる論理ゲート回路装置を有する半導体集積回路
   装置の製造方法において、上記半導体基体の表面部に上
   記トランジスタのベース層と上記定電流回路素子のイン
   ジェクタ領域とを形成後、上記半導体基体の表面に酸化
   膜と窒化膜とからなる複合膜を形成する工程、上記定電
   流回路素子のベース領域上の上記複合膜を残して他の部
   分の上記複合膜を除去する工程、全上面にポリシリコン
   膜をデポジションし、更にその上に窒化膜をデポジショ
   ンする工程、この窒化膜に所要のバターニングを施した
   後、これをマスクとして選択酸化を施して上記トランジ
   スタのコレクタ層を形成すべき部分と、上記分離領域上
   の上記ベースおよび上記インジェクタの各電極数り出し
   配線領域との上をポリシリコン膜として残し他の部分の
   上記ポリシリコン膜を酸化して酸化膜とする工程、この
   酸化膜をマスクとして上記ポリシリコン膜に尚濃度に不
   純物を導入し更にこの不純物を上記半導体基体の表面部
   へ拡散させて上記コレクタ）ｆ６　ｋ形成する工程、上
   記ポリシリコン膜の酸化によって形成された上記酸化膜
   を除去した後に低温酸化を施して上記ポリシリコン膜の
   側壁に厚い酸化膜を形成する工程、この工程において上
   記半導体基体の露出上面に形成された薄い酸化膜を除去
   した後、上記各窒化膜を除去する工程、この工程によっ
   て露出した上記半導体基体と上記ポリシリコン膜との表
   面上に金属シリサイド膜全形成する工程、この工程の後
   に全上面にパッシベーション膜ヲ形成する工程、及びこ
   のパッシベーション膜に所要のコンタクト用窓明けを行
   なった後に所要の各低抵抗金属配線を形成する工程を含
   むことを特徴とする半導体集積回路装置の製造方法。