JPS5978560A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS5978560A JPS5978560A JP57189545A JP18954582A JPS5978560A JP S5978560 A JPS5978560 A JP S5978560A JP 57189545 A JP57189545 A JP 57189545A JP 18954582 A JP18954582 A JP 18954582A JP S5978560 A JPS5978560 A JP S5978560A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 27
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 25
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000004020 conductor Substances 0.000 claims abstract description 10
- 238000002955 isolation Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims abstract description 5
- 229920005591 polysilicon Polymers 0.000 claims description 25
- 229910052751 metal Inorganic materials 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 23
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 7
- 238000002161 passivation Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 239000002131 composite material Substances 0.000 claims 3
- 230000001590 oxidative effect Effects 0.000 claims 1
- 230000003321 amplification Effects 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- -1 boron ions Chemical class 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 235000000177 Indigofera tinctoria Nutrition 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 229940097275 indigo Drugs 0.000 description 1
- COHYTHOBJLSHDF-UHFFFAOYSA-N indigo powder Natural products N1C2=CC=CC=C2C(=O)C1=C1C(=O)C2=CC=CC=C2N1 COHYTHOBJLSHDF-UHFFFAOYSA-N 0.000 description 1
- 239000002655 kraft paper Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000003017 phosphorus Chemical class 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体集積回路装置、特にインテグレーテ゛
ンド・インジェクション・ロジ゛ンク(丁ntθ−gr
ated Injection Logic)回路装置
(以下[エエL−工OJという。)及びその製造方法に
関するものである。
ンド・インジェクション・ロジ゛ンク(丁ntθ−gr
ated Injection Logic)回路装置
(以下[エエL−工OJという。)及びその製造方法に
関するものである。
第1図(8)〜(e)は従来のエエL・ICの構造をよ
りよく理解するためにその製造主要工程における状態を
示す断面図である。ただ゛し、ここで示すのは出力(f
a、n−out) 1個の場合である。
りよく理解するためにその製造主要工程における状態を
示す断面図である。ただ゛し、ここで示すのは出力(f
a、n−out) 1個の場合である。
ゴーなわら、このエエL・工CはバイポーラエCで一般
に行なわれているように、p形シリコン糸板(1)上に
n形量不純物濃度(n+形と言い、以下こn、に準する
。)埋込み層[21′f:形成したのち、n形低不純物
線度(n−形と言い、以下これに準する。)エピタキシ
ャル層(3)を成長させ、ついで酸化膜(IC11)と
耐酸化膜である窒化膜(2Ql)とを順次形成して、所
定形状にバターニングし、これケマスクにしてn−形エ
ピタキシャル層(3)ヲ所定深さだけエツチング除去し
てから、イオン注入法によりチャネルカット防止層用p
形イオン注入層+41’i形成し、窒化膜(zox)
’fxマスクとして選択酸化を行なって分離酸化膜(1
02)を形成する〔第1図(a)〕。次に、窒化膜(2
01)と酸化膜(工01)とを除去したのち、あらため
て薄い酸化膜(103) ’i影形成たのち、これを通
し、所要のレジストマスク(この段階でのレジストマス
クは図示せず。)を介してホウ素イオン全注入して、n
−形エピタキシャル層(3)に選択的にp−’形層(6
)を形成した後に、あらためて所要パターンのレジスト
マスク(301) を形成し、これ金属いて酸化膜(1
03) 全通してホウ素イオンを注入シテ、n−形エピ
タキシャル層(3)にp十形層(7)。
に行なわれているように、p形シリコン糸板(1)上に
n形量不純物濃度(n+形と言い、以下こn、に準する
。)埋込み層[21′f:形成したのち、n形低不純物
線度(n−形と言い、以下これに準する。)エピタキシ
ャル層(3)を成長させ、ついで酸化膜(IC11)と
耐酸化膜である窒化膜(2Ql)とを順次形成して、所
定形状にバターニングし、これケマスクにしてn−形エ
ピタキシャル層(3)ヲ所定深さだけエツチング除去し
てから、イオン注入法によりチャネルカット防止層用p
形イオン注入層+41’i形成し、窒化膜(zox)
’fxマスクとして選択酸化を行なって分離酸化膜(1
02)を形成する〔第1図(a)〕。次に、窒化膜(2
01)と酸化膜(工01)とを除去したのち、あらため
て薄い酸化膜(103) ’i影形成たのち、これを通
し、所要のレジストマスク(この段階でのレジストマス
クは図示せず。)を介してホウ素イオン全注入して、n
−形エピタキシャル層(3)に選択的にp−’形層(6
)を形成した後に、あらためて所要パターンのレジスト
マスク(301) を形成し、これ金属いて酸化膜(1
03) 全通してホウ素イオンを注入シテ、n−形エピ
タキシャル層(3)にp十形層(7)。
(81、(91を形成する〔第1図(b)〕。次にレジ
ストマスク(301)を除去後、全上面K CVD法に
よってリンガラス膜(401) 全成長させた上で、こ
のリンガラス膜(401) 、 p−形層(6)および
p十形層+71 、 (81、f91のアニーリングを
同時に行なってp−形層(6a)およびp十形層(’7
a)、 (8a、)、 (9a)を形成させる〔第1図
(C)〕。次に、p−形層(6a)の上の一部にリンガ
ラス膜(401)および酸化膜(103)に窓をあけ、
ここからn形不純物を導入し、アニールすることによっ
てn十形層(10a)を形成するとともに、p−形層(
悦)ヲp−形層(6b)に、p十形層(7a)、 (8
a)、 (9a)を(71))。
ストマスク(301)を除去後、全上面K CVD法に
よってリンガラス膜(401) 全成長させた上で、こ
のリンガラス膜(401) 、 p−形層(6)および
p十形層+71 、 (81、f91のアニーリングを
同時に行なってp−形層(6a)およびp十形層(’7
a)、 (8a、)、 (9a)を形成させる〔第1図
(C)〕。次に、p−形層(6a)の上の一部にリンガ
ラス膜(401)および酸化膜(103)に窓をあけ、
ここからn形不純物を導入し、アニールすることによっ
てn十形層(10a)を形成するとともに、p−形層(
悦)ヲp−形層(6b)に、p十形層(7a)、 (8
a)、 (9a)を(71))。
(sb)、 (9b)にそれぞれ成長させろ〔第1図(
d)〕。
d)〕。
つついて、p十形層(7b)および(9b)上にそれぞ
れ窓をあけ、上記n十形層(loa )の上の窓の部分
とともにそれぞれ金属シリサイド層(501) f介し
て電極配線全行ない、pnp トランジスタのエミッタ
であるp十形層(′7b)にインジェクション(川を、
pnpトランジスタのコレクタであ!り、かつ逆方向動
作npn トランジスタのベースであるp−形層(6b
)につながる電極取出し用p十形層(9b)にインプッ
ト電極(121を、さらに、逆方向動作npn トラン
ジスタのコレクタであるn十形層(10a )にアウト
プット電極H’<それぞれ接続形成して、この工、TL
ゲートを完成させる〔第1図(e)〕。
れ窓をあけ、上記n十形層(loa )の上の窓の部分
とともにそれぞれ金属シリサイド層(501) f介し
て電極配線全行ない、pnp トランジスタのエミッタ
であるp十形層(′7b)にインジェクション(川を、
pnpトランジスタのコレクタであ!り、かつ逆方向動
作npn トランジスタのベースであるp−形層(6b
)につながる電極取出し用p十形層(9b)にインプッ
ト電極(121を、さらに、逆方向動作npn トラン
ジスタのコレクタであるn十形層(10a )にアウト
プット電極H’<それぞれ接続形成して、この工、TL
ゲートを完成させる〔第1図(e)〕。
以上基本的な1出力のエエLゲートを示したが、第2図
はこの従来構造になる31ノj力と2本のゲート開配線
と全有するエエLゲートの平面図で、(13) +(+
4+ 、 (151がそれぞれ第1のコレクタC1,第
2のコレクタC2,第3のコレクタC3につながれた3
つのアウトプット電極、しり、(イ)はゲート開配線で
ある。
はこの従来構造になる31ノj力と2本のゲート開配線
と全有するエエLゲートの平面図で、(13) +(+
4+ 、 (151がそれぞれ第1のコレクタC1,第
2のコレクタC2,第3のコレクタC3につながれた3
つのアウトプット電極、しり、(イ)はゲート開配線で
ある。
3つのコレクタc1. c2. c3はインプット(ベ
ース)電極(12)から近い順に配列されている。さて
。
ース)電極(12)から近い順に配列されている。さて
。
逆動作npn )ランシフタの電流増幅率βUは第3図
に示すようにベース電極(12)から遠いコレクタはど
コレクタ電流ICの高電流埴で大きく低下する。
に示すようにベース電極(12)から遠いコレクタはど
コレクタ電流ICの高電流埴で大きく低下する。
これはベース抵抗がベース電極から遠いコレクタはど大
きくなるからであると考えられる。まfc、■工りのゲ
ート伝播遅延時間tpdと消費電力Pdとの間には第4
図に示されるような電力遅延特性のあることが知られて
いる。(例えは、半導体トランジスタ研究会、信学技報
SSD 76〜89 p3’2:HighSpeed
工IL with Self−Aligned Do
u、ble Diffueion工njector (
S”L) )。
きくなるからであると考えられる。まfc、■工りのゲ
ート伝播遅延時間tpdと消費電力Pdとの間には第4
図に示されるような電力遅延特性のあることが知られて
いる。(例えは、半導体トランジスタ研究会、信学技報
SSD 76〜89 p3’2:HighSpeed
工IL with Self−Aligned Do
u、ble Diffueion工njector (
S”L) )。
ここで同一ベース面積、同−pnp )ランジスク1/
2 特性であれば第5図に示すよってtpdmi。■βUの
関係が成立するので、第6図に示すようにベース電極か
ら遠いコレクタはど(コレクタとベース電極との距離り
。−3が大きいほど)最小遅延時間tpd1.l11n
が大きくなる。よって、このように従来の製造方法によ
るI工Lゲートの性能には第1表にその一例を示すよう
に各アウトプット電極間で特性の差異があり、ベース電
極に最も遠いアウトプット電極の大きい遅延時間で制約
される。さらに同一製造法であっても、電流増幅率βU
は第7図に示すようにコレクタ面積SCのベース面積S
Bに対する比SC/SBに比例する。従来の構造では第
2図に示したようKp−形頭域(61)) 、!l−こ
れにつながるp+形領領域sb)、 (91))とから
なるベース頭載がゲート開配線t21) 、■の下にま
でわたって存在し、第1表に示すようにペース面積SB
が大きく、従ってコレクタ面積SCとの比SC/SBが
非常に小さくなり、電流増幅率Iuが小さくなり、ベー
ス電極に最も近いコレクタC1すも最小遅延時間tpd
mi、n id大きくなり、さらに、電源電流工inj
を200μA/gate程度としたときの遅延速度tp
dも大きくなる。
2 特性であれば第5図に示すよってtpdmi。■βUの
関係が成立するので、第6図に示すようにベース電極か
ら遠いコレクタはど(コレクタとベース電極との距離り
。−3が大きいほど)最小遅延時間tpd1.l11n
が大きくなる。よって、このように従来の製造方法によ
るI工Lゲートの性能には第1表にその一例を示すよう
に各アウトプット電極間で特性の差異があり、ベース電
極に最も遠いアウトプット電極の大きい遅延時間で制約
される。さらに同一製造法であっても、電流増幅率βU
は第7図に示すようにコレクタ面積SCのベース面積S
Bに対する比SC/SBに比例する。従来の構造では第
2図に示したようKp−形頭域(61)) 、!l−こ
れにつながるp+形領領域sb)、 (91))とから
なるベース頭載がゲート開配線t21) 、■の下にま
でわたって存在し、第1表に示すようにペース面積SB
が大きく、従ってコレクタ面積SCとの比SC/SBが
非常に小さくなり、電流増幅率Iuが小さくなり、ベー
ス電極に最も近いコレクタC1すも最小遅延時間tpd
mi、n id大きくなり、さらに、電源電流工inj
を200μA/gate程度としたときの遅延速度tp
dも大きくなる。
第 1 表
また、第8図は各端子の関係位置によってゲート最小遅
延時間t が異なることを示す図で、pd+nin 同一のコレククベース間距[D。−5であっても、イン
ジェクタ電極がベース電極に近い側にある場合(曲線A
)よりもインジゴフタ電極がコレクタ電極に近い側にあ
る場合(曲線Blの方が峡小遅延時t”a’J tpd
酊nが小さい。第9図は前者(インジエククーベースー
コレククの配置)の場合、第1O図は後者(インジェク
ターコレクターベースの配置)の場合の構成とその動作
を説明するための模式断面図で、■はインジェクタ端子
、Bはベース、T高子、Cはコレクタ端子、Eは接地エ
ミツク端子である。
延時間t が異なることを示す図で、pd+nin 同一のコレククベース間距[D。−5であっても、イン
ジェクタ電極がベース電極に近い側にある場合(曲線A
)よりもインジゴフタ電極がコレクタ電極に近い側にあ
る場合(曲線Blの方が峡小遅延時t”a’J tpd
酊nが小さい。第9図は前者(インジエククーベースー
コレククの配置)の場合、第1O図は後者(インジェク
ターコレクターベースの配置)の場合の構成とその動作
を説明するための模式断面図で、■はインジェクタ端子
、Bはベース、T高子、Cはコレクタ端子、Eは接地エ
ミツク端子である。
第9図(、第10図ともに、図(a)r/′iゲート出
力が低レベルカラ高レベルへスイッチング(L+H)す
るときの電流、図(b)はゲート出力が高レベルから低
レベルへスイッチング(H−+L)するときの電流を矢
印で示す。H+LJは逆方向動作のnpn )ランシフ
タがON状態となって、■onが流れる時で、これはイ
ンジェクタから供給さノ1.るベース″川流1通がnp
n トランジスタのベース電流として働くことであって
、ペース殖流供給源七してのpnp トランジスタのコ
レクタ接合からスイッチングトランジスタとなるnpn
トランジスタの活性ベース領域までの距離は第1O図
の場合の方が小さく、ベース電流は早く供給され、np
n トランジスタがON状態になるのは第10図の方が
第9図の場合よりも早い。
力が低レベルカラ高レベルへスイッチング(L+H)す
るときの電流、図(b)はゲート出力が高レベルから低
レベルへスイッチング(H−+L)するときの電流を矢
印で示す。H+LJは逆方向動作のnpn )ランシフ
タがON状態となって、■onが流れる時で、これはイ
ンジェクタから供給さノ1.るベース″川流1通がnp
n トランジスタのベース電流として働くことであって
、ペース殖流供給源七してのpnp トランジスタのコ
レクタ接合からスイッチングトランジスタとなるnpn
トランジスタの活性ベース領域までの距離は第1O図
の場合の方が小さく、ベース電流は早く供給され、np
n トランジスタがON状態になるのは第10図の方が
第9図の場合よりも早い。
また、L→H七はnpn トランジスタが0IFF状態
となることでIIL [飽和形ロジック〔但し、ショッ
トキー・クランプ(Schottky cxamp)す
れは飽和は小さい。〕であって、スイッチングトランジ
スタであるnpn トランジスタが深いON状態からO
FF状態に移るには活性領域にたまった過剰電荷(正孔
)全ベース端子から抜いてやらねばならない。一方、イ
ンジェクタからベース′埴流工、Vi、い1n、] つも流れこんでいて、ベース端子へ抜ける流れができて
いる。従って、第10図のようにベース端子とインジェ
クタとの間に活性ベース領域があると過剰′電荷は上記
■□njの流ねとともにベース端子にドリフトして流れ
抜けてしまうが、第9図のように工j、njの流れと離
れて活性ベース領域があると、過剰電荷は拡散による流
れしか発生せず、過剰電荷を抜き去るVCは第10図の
場合に比して長時間が必要で、結局、L −+ Hの切
換えについても第10図の方が第9図の場合より早い。
となることでIIL [飽和形ロジック〔但し、ショッ
トキー・クランプ(Schottky cxamp)す
れは飽和は小さい。〕であって、スイッチングトランジ
スタであるnpn トランジスタが深いON状態からO
FF状態に移るには活性領域にたまった過剰電荷(正孔
)全ベース端子から抜いてやらねばならない。一方、イ
ンジェクタからベース′埴流工、Vi、い1n、] つも流れこんでいて、ベース端子へ抜ける流れができて
いる。従って、第10図のようにベース端子とインジェ
クタとの間に活性ベース領域があると過剰′電荷は上記
■□njの流ねとともにベース端子にドリフトして流れ
抜けてしまうが、第9図のように工j、njの流れと離
れて活性ベース領域があると、過剰電荷は拡散による流
れしか発生せず、過剰電荷を抜き去るVCは第10図の
場合に比して長時間が必要で、結局、L −+ Hの切
換えについても第10図の方が第9図の場合より早い。
り1す、ゲートの動作速度はインジェクターコレクター
ベースの配置にした方が速くなることが判るであろう。
ベースの配置にした方が速くなることが判るであろう。
しかし、従来のエエLの構造でjdコレクタ出力の数が
多くなる・とこの配置をとることが困難でちった。
多くなる・とこの配置をとることが困難でちった。
この発明は以上のような欠点全除去するこ(!:金目的
とし、入力端子全構成するベース端子と各コレクタに対
応する各ベース領域とベースへ定ilt流全供給する定
電流回路素子とを結ぶ低抵抗電路を設けることによって
、コレクタが複数個あってもその相互間に特性差異を々
くすると々もに、各コレクタに対応する各インジェクク
@城を低抵抗電路で結ぶことにより、さらに、ベース、
エミッタ電極の取り出しケセルファライン的に決めベー
ス面積およびベース抵抗を減少させることによって、す
ぐれた特性のxc 2得ようとするものである。
とし、入力端子全構成するベース端子と各コレクタに対
応する各ベース領域とベースへ定ilt流全供給する定
電流回路素子とを結ぶ低抵抗電路を設けることによって
、コレクタが複数個あってもその相互間に特性差異を々
くすると々もに、各コレクタに対応する各インジェクク
@城を低抵抗電路で結ぶことにより、さらに、ベース、
エミッタ電極の取り出しケセルファライン的に決めベー
ス面積およびベース抵抗を減少させることによって、す
ぐれた特性のxc 2得ようとするものである。
1i11図(a)〜(e)tfiこの発明の一実施例の
構a’tよく理解するためにその製造工程の主要段階に
おける状、軛勿示す:断面図77、@1図(a)〜(e
)と同等部分は同一符号で示す。この実施例においても
、従来イタ1]における第1図(a)3よび(b) t
での工程は全く同様に処理する。その後、レジストマス
ク(301)ケ除去して、酸化膜(103)の上に窒化
膜(202)をデポジション(7て、横形pnp トラ
ンジスタのベース領域となる1加減上以外の窒化膜(2
02) 、酸化膜(]03) i除去したのちに、全上
面にポリシリコン膜(6(Jl) iデポジションする
〔第11図(a)〕。f欠Qて、ポリシリコン膜(6o
l)の上に窒化膜(203) 7i−デポジションして
、この窒化膜(203)に所要のパターニングンー施し
、この窒化膜(203) ?マスクとして選択を環化を
行ない、マスクされなかった部分のポリシリコン膜(6
01)Th酸化膜(104)に変化させ、コレクタ層を
形成すべきp−形層(6a)の上にポリシリコン膜(6
11) kインジェクタ側(図の左側)の分離酸化膜(
102)の上にポリシリコン膜(621) ’(r−、
ベース(llll (図の右側)の分離酸化膜(102
)の上にポリノリコン膜(631)を残す〔第11図(
b)〕。次に、この酸化膜(104)をマスクとしてヒ
素イオンヲ注入してコレクタ層となるべきn十形層II
Of p−形層(6a)の表面部の一部に形成した後に
酸化膜(104)を全面除去し、低温酸化全施して、基
体表面に薄い酸化膜(105)を、ポリシリコン膜(6
n)、 (621)、 (631)の各側面に酸化膜(
106)を形成する〔第11図(C)〕。
構a’tよく理解するためにその製造工程の主要段階に
おける状、軛勿示す:断面図77、@1図(a)〜(e
)と同等部分は同一符号で示す。この実施例においても
、従来イタ1]における第1図(a)3よび(b) t
での工程は全く同様に処理する。その後、レジストマス
ク(301)ケ除去して、酸化膜(103)の上に窒化
膜(202)をデポジション(7て、横形pnp トラ
ンジスタのベース領域となる1加減上以外の窒化膜(2
02) 、酸化膜(]03) i除去したのちに、全上
面にポリシリコン膜(6(Jl) iデポジションする
〔第11図(a)〕。f欠Qて、ポリシリコン膜(6o
l)の上に窒化膜(203) 7i−デポジションして
、この窒化膜(203)に所要のパターニングンー施し
、この窒化膜(203) ?マスクとして選択を環化を
行ない、マスクされなかった部分のポリシリコン膜(6
01)Th酸化膜(104)に変化させ、コレクタ層を
形成すべきp−形層(6a)の上にポリシリコン膜(6
11) kインジェクタ側(図の左側)の分離酸化膜(
102)の上にポリシリコン膜(621) ’(r−、
ベース(llll (図の右側)の分離酸化膜(102
)の上にポリノリコン膜(631)を残す〔第11図(
b)〕。次に、この酸化膜(104)をマスクとしてヒ
素イオンヲ注入してコレクタ層となるべきn十形層II
Of p−形層(6a)の表面部の一部に形成した後に
酸化膜(104)を全面除去し、低温酸化全施して、基
体表面に薄い酸化膜(105)を、ポリシリコン膜(6
n)、 (621)、 (631)の各側面に酸化膜(
106)を形成する〔第11図(C)〕。
ここで、周知のように、高濃度に不純物を拡散させたシ
リコン膜およびポリシリコン膜は増速酸化され通常基板
より酸化膜id厚くなり、さらにその効果は低温酸化は
ど顕著である。次に、基体上の薄い酸化膜(105)の
みを除去する。このとき異方性エツチングが可能なりア
クティブエツチング法全使用すれは、ポリシリコン膜(
611)、 (621)、 (631)の側面の酸化膜
(106)を残して基体上の酸化膜(105)のみを容
易にエツチング除去できる。さらに、窒化膜(203)
を熱リン酸等で全面除去してポリシリコン(611L
(621)、 (631)の頂面全露出させる。このと
き、窒化膜(202)も除去されるが、横形pnpトラ
ンジスタのベース領域は酸化膜(103)で保護されて
いる。その後に全上面にPt、 ”d+ w、 Moな
どのシリサイド金属膜(図示せず)全形成し、シンクリ
ングを行ない、金属シリサイド膜(5olL (511
)をそれぞれシリコンおよびポリシリコンの表面のみに
形成し、つづいて、例えは王水によって金属膜全除去す
る〔第11図(d)〕。つづいて、その上にパッシベー
ション膜(401) (例;tばリンガラス膜)ff:
デポジションした後、所要のレジストマスク(図示せず
)を用いてコンタクトの窓明けを行ない、その後にレジ
ストマスクを除去して、fil、 Allなどの低抵抗
金属で従来と同様に接続用配線(III 、 Q21
、 Q3)を形成して、この実施例は完成する。第12
図はこの実施例の平面パターン図で、ベース電極(12
)は金属シリサイド膜(501)によって基板に接続さ
れ、金属シリサイド膜(5u)で低抵抗化されたポリシ
リコン膜(631)に配線されており、インジェククル
極(+1)は同、様に金属シリサイド膜(501)によ
って基板に接続され、金属シリサイド膜(511)で低
抵抗化されたポリ膜(621)に配線されている。また
、コレクタ層Mもポリシリコン膜(611)によってコ
レクタ電極(13)に接続される。
リコン膜およびポリシリコン膜は増速酸化され通常基板
より酸化膜id厚くなり、さらにその効果は低温酸化は
ど顕著である。次に、基体上の薄い酸化膜(105)の
みを除去する。このとき異方性エツチングが可能なりア
クティブエツチング法全使用すれは、ポリシリコン膜(
611)、 (621)、 (631)の側面の酸化膜
(106)を残して基体上の酸化膜(105)のみを容
易にエツチング除去できる。さらに、窒化膜(203)
を熱リン酸等で全面除去してポリシリコン(611L
(621)、 (631)の頂面全露出させる。このと
き、窒化膜(202)も除去されるが、横形pnpトラ
ンジスタのベース領域は酸化膜(103)で保護されて
いる。その後に全上面にPt、 ”d+ w、 Moな
どのシリサイド金属膜(図示せず)全形成し、シンクリ
ングを行ない、金属シリサイド膜(5olL (511
)をそれぞれシリコンおよびポリシリコンの表面のみに
形成し、つづいて、例えは王水によって金属膜全除去す
る〔第11図(d)〕。つづいて、その上にパッシベー
ション膜(401) (例;tばリンガラス膜)ff:
デポジションした後、所要のレジストマスク(図示せず
)を用いてコンタクトの窓明けを行ない、その後にレジ
ストマスクを除去して、fil、 Allなどの低抵抗
金属で従来と同様に接続用配線(III 、 Q21
、 Q3)を形成して、この実施例は完成する。第12
図はこの実施例の平面パターン図で、ベース電極(12
)は金属シリサイド膜(501)によって基板に接続さ
れ、金属シリサイド膜(5u)で低抵抗化されたポリシ
リコン膜(631)に配線されており、インジェククル
極(+1)は同、様に金属シリサイド膜(501)によ
って基板に接続され、金属シリサイド膜(511)で低
抵抗化されたポリ膜(621)に配線されている。また
、コレクタ層Mもポリシリコン膜(611)によってコ
レクタ電極(13)に接続される。
さて、この実施例の第1の利点は、コレクタ(アウトプ
ット)電極(13)とベース(インプット)電極(12
)との距離り。、−Bが酸化膜(106)のセルファラ
インで決まる数千人と非常に小さくできることである。
ット)電極(13)とベース(インプット)電極(12
)との距離り。、−Bが酸化膜(106)のセルファラ
インで決まる数千人と非常に小さくできることである。
すなわち、従来装置ではAl配線の幅が当該@極のコン
タクト部の幅よりもはみ出しているので、上記距離り。
タクト部の幅よりもはみ出しているので、上記距離り。
−3は配線幅で制約を受けて小さくできなかった。この
実施例では金属シリサイド膜(501)を利用してベー
ス電極配線を形成しており、かつセルファライン的に金
属シリサイド膜を形成しているので、従来装置における
ような制約はなくなり、第11図(e)にAで示した部
位で、金属シリサイド膜(501)の端部は直接酸化膜
(106)の端部と接しており、この酸化膜は06)の
膜厚が実質的に上記り。−8となるので、その値を小さ
くできる。なお、この第11図(θ)の段階のこの実施
例の平面図を第12図に示す。
実施例では金属シリサイド膜(501)を利用してベー
ス電極配線を形成しており、かつセルファライン的に金
属シリサイド膜を形成しているので、従来装置における
ような制約はなくなり、第11図(e)にAで示した部
位で、金属シリサイド膜(501)の端部は直接酸化膜
(106)の端部と接しており、この酸化膜は06)の
膜厚が実質的に上記り。−8となるので、その値を小さ
くできる。なお、この第11図(θ)の段階のこの実施
例の平面図を第12図に示す。
第13図はこの発明の構造になる出力3個ケ有する工I
Lゲートの一例を示す平面図である。図から判るように
、npn )ランシンクの各コレクタにツイテ、ベース
電極J121 i金属シリサイド膜で低抵抗化されたポ
リシリコン膜(631)で、電流源であるpnp hラ
ンシンクのコレクタに連結されており、各インジェクタ
も同様にポリシリコン膜(621)上のシリサイド膜で
電極間に接続されていて、各コレクタ間に電気的差異は
なくなり、第2表に示すように特性も同一となる。更に
、ベース電極配線が非活性領域上のポリシリコン膜(6
31)とその上の金属シリサイド膜とによっているので
、従来構造では必須であったゲート間配線t2D、@の
直下のベース拡散層(aa)、 (sa)、 (9a)
が不用となり、ベース面積SB自体が小さくなりコレク
タ面積SCとの比Sc/S+Bが大きく、従って電流増
幅率βUも大きくなる。また、第10図で説明したイン
ジエククーコレクターベース配置にできるので、ゲート
動作速度全速くできる。
Lゲートの一例を示す平面図である。図から判るように
、npn )ランシンクの各コレクタにツイテ、ベース
電極J121 i金属シリサイド膜で低抵抗化されたポ
リシリコン膜(631)で、電流源であるpnp hラ
ンシンクのコレクタに連結されており、各インジェクタ
も同様にポリシリコン膜(621)上のシリサイド膜で
電極間に接続されていて、各コレクタ間に電気的差異は
なくなり、第2表に示すように特性も同一となる。更に
、ベース電極配線が非活性領域上のポリシリコン膜(6
31)とその上の金属シリサイド膜とによっているので
、従来構造では必須であったゲート間配線t2D、@の
直下のベース拡散層(aa)、 (sa)、 (9a)
が不用となり、ベース面積SB自体が小さくなりコレク
タ面積SCとの比Sc/S+Bが大きく、従って電流増
幅率βUも大きくなる。また、第10図で説明したイン
ジエククーコレクターベース配置にできるので、ゲート
動作速度全速くできる。
第 2 表
なお、上記実施例では選択酸化全使用したゲート分離方
式について述べたが、その他の通常のグー1分離方式や
高不純物濃度領域によるカラー分離方式についてもこの
発明は適用でき、また、ベース層をクラフト構造の場合
について説明したが、埋込みベース構造についてもこの
発明は適用できる。
式について述べたが、その他の通常のグー1分離方式や
高不純物濃度領域によるカラー分離方式についてもこの
発明は適用でき、また、ベース層をクラフト構造の場合
について説明したが、埋込みベース構造についてもこの
発明は適用できる。
以上詳述し友ように、この発明ではセルファライン的に
ベース電極を形成するので、ベース・コレクタ間距離が
非常に小さくできるとともに、各コレクタに対応する各
ベース領域を金属シリサイド膜を重ねたポリシリコン膜
で構成された低抵抗導体で定電流源回路系子へ接続する
とともに、各インジェクタも同様の低抵抗導体で接続す
るようにしたので、各コレクタの位置上ペース端子との
距離に差異があっても特性は均一化され、すぐれた倫理
ゲートICが得られる。さらに、上述の構成にしたので
インジェクターコレクターベース配置が実現でき動作速
度を速くすることができる。
ベース電極を形成するので、ベース・コレクタ間距離が
非常に小さくできるとともに、各コレクタに対応する各
ベース領域を金属シリサイド膜を重ねたポリシリコン膜
で構成された低抵抗導体で定電流源回路系子へ接続する
とともに、各インジェクタも同様の低抵抗導体で接続す
るようにしたので、各コレクタの位置上ペース端子との
距離に差異があっても特性は均一化され、すぐれた倫理
ゲートICが得られる。さらに、上述の構成にしたので
インジェクターコレクターベース配置が実現でき動作速
度を速くすることができる。
第1図は従来のエエL −ICの製造主要工程における
状態を示す断面図、第2図は3つのコレクタを有する従
来のエエL −工Cの平面図、第3図および第4図は3
つのコレクタ(!l、 02.03?有する従来の工I
Lゲートのコレクク電流工Cと電流増幅率βUとの関係
および消費電力Paとゲート伝播遅延時間tpdとの関
係全それぞれ示す図、第5図は電流増幅率βUと最小遅
延時間t との関係をdmin 示す図、第6図はコレクタとベース電極との距離DC−
Bと最小遅延時間t、dとの関係を示す図、第7図はコ
レクターベース面積比S c /B Bと電流増幅率β
Uとの関係を示す図、第8図は各端子の関係位置によっ
て最小遅延時間tpdminが異なることを示す図、第
9図はインジェクターベース−コレクタの配置の場合の
構成とその動作全説明するための模式断面図、第10図
はインジェクターコレクターベース配置の場合の構成と
その動作全説明するための模式断面図、第11図はこの
発明の一実施例全製造する主要段階における状態を示す
断面図、第12図はこの実施例の平面図、第13図はこ
の発明を適用した3出力の工ILの一例を示す平面図で
ある。 図において、(11は半導体基体、(6a)はベース層
、(7a)はインジェクタ層、(8a)、 (9a)は
ベース取出し層、σ1はコレクタ層、(11)はインジ
ェクタ電極配線、(12Iはベース電極配線、f+3)
、 (14、Q5)はコレクタ電極配線、(101)
、 (103)、 (104)、 (105)、 (1
06)は酸化膜、(102)は分離領域、(釦1)、
(202)、 (203)は窒化膜、(4o1)はパッ
シベーション膜、(5Cn)、 (5n)は金属シリサ
イド膜、(601)、 (6u)、 (621)、 (
631)はポリシリコン膜である。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 −(外1名) 第1図 第1図 第2図 第8図 第9図 第11図 特許庁長官殿 ]、 ’It件の表示 特願昭57−1895
45号2 発明の名称 半導体集積回路装置およびその
製造方法3 補1丁:、を・−1−る台 明細書の発明の詳細な説明の欄 6、 補正の内容 明細書の第18頁表の下館5行に「クラフト構造」とあ
るのを「グラフト構造」と訂正する。 以上
状態を示す断面図、第2図は3つのコレクタを有する従
来のエエL −工Cの平面図、第3図および第4図は3
つのコレクタ(!l、 02.03?有する従来の工I
Lゲートのコレクク電流工Cと電流増幅率βUとの関係
および消費電力Paとゲート伝播遅延時間tpdとの関
係全それぞれ示す図、第5図は電流増幅率βUと最小遅
延時間t との関係をdmin 示す図、第6図はコレクタとベース電極との距離DC−
Bと最小遅延時間t、dとの関係を示す図、第7図はコ
レクターベース面積比S c /B Bと電流増幅率β
Uとの関係を示す図、第8図は各端子の関係位置によっ
て最小遅延時間tpdminが異なることを示す図、第
9図はインジェクターベース−コレクタの配置の場合の
構成とその動作全説明するための模式断面図、第10図
はインジェクターコレクターベース配置の場合の構成と
その動作全説明するための模式断面図、第11図はこの
発明の一実施例全製造する主要段階における状態を示す
断面図、第12図はこの実施例の平面図、第13図はこ
の発明を適用した3出力の工ILの一例を示す平面図で
ある。 図において、(11は半導体基体、(6a)はベース層
、(7a)はインジェクタ層、(8a)、 (9a)は
ベース取出し層、σ1はコレクタ層、(11)はインジ
ェクタ電極配線、(12Iはベース電極配線、f+3)
、 (14、Q5)はコレクタ電極配線、(101)
、 (103)、 (104)、 (105)、 (1
06)は酸化膜、(102)は分離領域、(釦1)、
(202)、 (203)は窒化膜、(4o1)はパッ
シベーション膜、(5Cn)、 (5n)は金属シリサ
イド膜、(601)、 (6u)、 (621)、 (
631)はポリシリコン膜である。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 −(外1名) 第1図 第1図 第2図 第8図 第9図 第11図 特許庁長官殿 ]、 ’It件の表示 特願昭57−1895
45号2 発明の名称 半導体集積回路装置およびその
製造方法3 補1丁:、を・−1−る台 明細書の発明の詳細な説明の欄 6、 補正の内容 明細書の第18頁表の下館5行に「クラフト構造」とあ
るのを「グラフト構造」と訂正する。 以上
Claims (4)
- (1) 半導体基体内の分離領域で他の部分と分離さ
れた部分に形成され、ベース全入力端子とし複a 個の
コレクタをそれぞれ出力端子とする。トランジスタと、
このトランジスタの上記ベースへ定電流を供給する定電
流回路素子とからなる論理ゲート回路装置を有するもの
において、上記トランジスタの上記各コレクタに対応す
る上記各ベース領域と上記定電流回路素子とを上記各ベ
ース領域上に形成された金属シリサイド膜と低抵抗金属
膜と金属シリサイドを重ねたポリシリコン膜からなる第
1の低抵抗導体とて接続するとともに、上記室「桟流回
路素子へ電流をつなぐインジェクタ端子と上記各コレク
タに対応する各インジェクタ領域と全上記基体上に形成
された金属シリサイド膜と低抵抗金属膜と金属シリサイ
ド膜を重ねたポリシリコン膜からなる第2の低抵抗導体
とで接続し、上記各コレクタ領域とそれぞれのコレクタ
電極配線とを金属シリサイド膜を重ねたポリシリコン膜
からなる第3の低抵抗導体で接続したこ上音特徴とする
半導体集積回路装置。 - (2)第1および第2の低抵抗導体は分離領域の上を通
るようにしたことを特徴とする特許請求の範囲第1項記
載の半導体集積回路装置。 - (3) 第1および第2の低抵抗導体はコレクタ電極
配線と論理ゲート回路装置相互間の配線とに直角な方向
に配線されたこ七を特徴とする特許請求の範囲第1項ま
た?′i、第2項記載の半導体集積回路装置。 - (4) 半導体基体内の分@領域で他の部分々分離さ
れた部分に、ベースを入力′端子とし複数個のコレクタ
をそれぞれ出力端子とするトランジスタと、このトラン
ジスタの上記ベースへ定電流を供給する定電流回路素子
とからなる論理ゲート回路装置を有する半導体集積回路
装置の製造方法において、上記半導体基体の表面部に上
記トランジスタのベース層と上記定電流回路素子のイン
ジェクタ領域とを形成後、上記半導体基体の表面に酸化
膜と窒化膜とからなる複合膜を形成する工程、上記定電
流回路素子のベース領域上の上記複合膜を残して他の部
分の上記複合膜を除去する工程、全上面にポリシリコン
膜をデポジションし、更にその上に窒化膜をデポジショ
ンする工程、この窒化膜に所要のバターニングを施した
後、これをマスクとして選択酸化を施して上記トランジ
スタのコレクタ層を形成すべき部分と、上記分離領域上
の上記ベースおよび上記インジェクタの各電極数り出し
配線領域との上をポリシリコン膜として残し他の部分の
上記ポリシリコン膜を酸化して酸化膜とする工程、この
酸化膜をマスクとして上記ポリシリコン膜に尚濃度に不
純物を導入し更にこの不純物を上記半導体基体の表面部
へ拡散させて上記コレクタ)f6 k形成する工程、上
記ポリシリコン膜の酸化によって形成された上記酸化膜
を除去した後に低温酸化を施して上記ポリシリコン膜の
側壁に厚い酸化膜を形成する工程、この工程において上
記半導体基体の露出上面に形成された薄い酸化膜を除去
した後、上記各窒化膜を除去する工程、この工程によっ
て露出した上記半導体基体と上記ポリシリコン膜との表
面上に金属シリサイド膜全形成する工程、この工程の後
に全上面にパッシベーション膜ヲ形成する工程、及びこ
のパッシベーション膜に所要のコンタクト用窓明けを行
なった後に所要の各低抵抗金属配線を形成する工程を含
むことを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57189545A JPS5978560A (ja) | 1982-10-26 | 1982-10-26 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57189545A JPS5978560A (ja) | 1982-10-26 | 1982-10-26 | 半導体集積回路装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5978560A true JPS5978560A (ja) | 1984-05-07 |
JPH0473300B2 JPH0473300B2 (ja) | 1992-11-20 |
Family
ID=16243101
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57189545A Granted JPS5978560A (ja) | 1982-10-26 | 1982-10-26 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5978560A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5466784A (en) * | 1977-11-08 | 1979-05-29 | Toshiba Corp | Semiconductor integrated circuit device |
JPS55125651A (en) * | 1979-03-22 | 1980-09-27 | Nec Corp | Production of semiconductor integrated circuit |
JPS568846A (en) * | 1979-07-03 | 1981-01-29 | Nec Corp | Semiconductor integrated circuit |
-
1982
- 1982-10-26 JP JP57189545A patent/JPS5978560A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5466784A (en) * | 1977-11-08 | 1979-05-29 | Toshiba Corp | Semiconductor integrated circuit device |
JPS55125651A (en) * | 1979-03-22 | 1980-09-27 | Nec Corp | Production of semiconductor integrated circuit |
JPS568846A (en) * | 1979-07-03 | 1981-01-29 | Nec Corp | Semiconductor integrated circuit |
Also Published As
Publication number | Publication date |
---|---|
JPH0473300B2 (ja) | 1992-11-20 |
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