JPS6158981B2 - - Google Patents
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- JPS6158981B2 JPS6158981B2 JP55051374A JP5137480A JPS6158981B2 JP S6158981 B2 JPS6158981 B2 JP S6158981B2 JP 55051374 A JP55051374 A JP 55051374A JP 5137480 A JP5137480 A JP 5137480A JP S6158981 B2 JPS6158981 B2 JP S6158981B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8226—Bipolar technology comprising merged transistor logic or integrated injection logic
Description
【発明の詳細な説明】
この発明は、インチグレーテツド・インジエク
シヨン・ロジツク（Integrated Injection
Logic）回路装置（以下、「IIL IC」を略称す
る）の製造方法に関するものである。
シヨン・ロジツク（Integrated Injection
Logic）回路装置（以下、「IIL IC」を略称す
る）の製造方法に関するものである。
第１図Ａ〜Ｆは埋込みベース層を有するIIL IC
の従来の製造方法の一例の主要工程を示す断面図
である。IIL ICのインバータトランジスタのコレ
クタは通常三つ以上であるが、図面を簡単にする
ためにコレクタが二つである場合を示した。
の従来の製造方法の一例の主要工程を示す断面図
である。IIL ICのインバータトランジスタのコレ
クタは通常三つ以上であるが、図面を簡単にする
ためにコレクタが二つである場合を示した。
第１図に示す従来方式においては、まず、第１
図Ａに示すように、高不純物濃度のｎ形の半導体
基板１に所定の開口部を有する酸化膜１０１をマ
スクとしてＰ形不純物を導入する。このとき形成
される導入層２は、Ｐ形不純物としてホウ素Ｂを
イオン注入で導入したときに、ホウ素の濃度が５
×1012cm-2〜４×1013cm-2程度と低濃度であるた
め、Ｐ形に反転しない、従つて、半導体基板１と
導入層２との間にPn接合は形成されない。
図Ａに示すように、高不純物濃度のｎ形の半導体
基板１に所定の開口部を有する酸化膜１０１をマ
スクとしてＰ形不純物を導入する。このとき形成
される導入層２は、Ｐ形不純物としてホウ素Ｂを
イオン注入で導入したときに、ホウ素の濃度が５
×1012cm-2〜４×1013cm-2程度と低濃度であるた
め、Ｐ形に反転しない、従つて、半導体基板１と
導入層２との間にPn接合は形成されない。
次に、第１図Ｂに示すように、酸化膜１０１を
除去した後、導入層２上を含めて半導体基板１上
にｎ形のエピタキシヤル成長層（以下、「エピタ
キシヤル層」と略称する）３を成長させ、下敷の
酸化膜１０２上に窒化膜２０１上が形成され所定
の開口部を有する２層絶縁膜を形成する。エピタ
キシヤル成長に際して、ｎ形の半導体基板１の不
純物がヒ素（AS）またはアンチモン（Sb）であ
つて、導入層２の不純物がホウ素であるから、導
入層２がエピタキシヤル層３中へ浮き上り、Ｐ形
の埋込みベース層４となる。
除去した後、導入層２上を含めて半導体基板１上
にｎ形のエピタキシヤル成長層（以下、「エピタ
キシヤル層」と略称する）３を成長させ、下敷の
酸化膜１０２上に窒化膜２０１上が形成され所定
の開口部を有する２層絶縁膜を形成する。エピタ
キシヤル成長に際して、ｎ形の半導体基板１の不
純物がヒ素（AS）またはアンチモン（Sb）であ
つて、導入層２の不純物がホウ素であるから、導
入層２がエピタキシヤル層３中へ浮き上り、Ｐ形
の埋込みベース層４となる。
つづいて、第１図Ｃに示すように、窒化膜２０
１をマスクにしてエピタキシヤル層３および半導
体基板１を選択的に酸化してフイールド酸化膜１
０３を形成した後、酸化膜１０２および窒化膜２
０１を除去し、新しくイオン注入の保護マスクと
なる酸化膜１０４を形成する。エピタキシヤル層
３の一部はフイールド酸化層１０３によつて分離
されてエピタキシヤル層５となる。窒化膜２０１
をマスクとする選択酸化によるフイールド酸化膜
１０３の形成に先立ち、窒化膜２０１をマスクに
してエピタキシヤル層３の表面部の一部をエツチ
ング除去して、酸化後の表面段差を少なくする方
法を用いても、もちろんよい。
１をマスクにしてエピタキシヤル層３および半導
体基板１を選択的に酸化してフイールド酸化膜１
０３を形成した後、酸化膜１０２および窒化膜２
０１を除去し、新しくイオン注入の保護マスクと
なる酸化膜１０４を形成する。エピタキシヤル層
３の一部はフイールド酸化層１０３によつて分離
されてエピタキシヤル層５となる。窒化膜２０１
をマスクとする選択酸化によるフイールド酸化膜
１０３の形成に先立ち、窒化膜２０１をマスクに
してエピタキシヤル層３の表面部の一部をエツチ
ング除去して、酸化後の表面段差を少なくする方
法を用いても、もちろんよい。
次に、第４図Ｄに示すように、酸化膜１０４上
に所定の開口部を有するレジスト膜（図示せず）
を形成し、このレジスト膜をマスクにして、酸化
膜１０４を通して、エピタキシヤル層３にホウ素
イオンを高濃度（８〜20×1014cm-2）に注入し、
レジスト膜を除去後、リンガラス膜１０５を付着
させ、ホウ素が注入された領域のアニーリングを
行つて、横形トランジスタのエミツタ領域となる
P+形領域８、ならびにインバータトランジスタ
のベース領域を構成するP+形領域９，１０およ
び１１を形成する。P+形領域９，１０，１１は
エピタキシヤル層３を分割して領域６，７を形成
する。
に所定の開口部を有するレジスト膜（図示せず）
を形成し、このレジスト膜をマスクにして、酸化
膜１０４を通して、エピタキシヤル層３にホウ素
イオンを高濃度（８〜20×1014cm-2）に注入し、
レジスト膜を除去後、リンガラス膜１０５を付着
させ、ホウ素が注入された領域のアニーリングを
行つて、横形トランジスタのエミツタ領域となる
P+形領域８、ならびにインバータトランジスタ
のベース領域を構成するP+形領域９，１０およ
び１１を形成する。P+形領域９，１０，１１は
エピタキシヤル層３を分割して領域６，７を形成
する。
つづいて、第１図Ｅに示すように、酸化膜１０
４リンガラス膜１０５に所要の窓明け部を形成
し、これをマスクとしてｎ形不純物を拡散させて
n+形領域１２，１３および１４を形成する。こ
のとき、n+形領域１２，１３はP+形領域９，１
０，１１に挾まれてインバータトランジスタのコ
レクタ領域となり、また、n+形領域１４はエピ
タキシヤル層５を通して半導体基板１とつながり
インバータトランジスタのエミツタ電極取出し領
域となる。
４リンガラス膜１０５に所要の窓明け部を形成
し、これをマスクとしてｎ形不純物を拡散させて
n+形領域１２，１３および１４を形成する。こ
のとき、n+形領域１２，１３はP+形領域９，１
０，１１に挾まれてインバータトランジスタのコ
レクタ領域となり、また、n+形領域１４はエピ
タキシヤル層５を通して半導体基板１とつながり
インバータトランジスタのエミツタ電極取出し領
域となる。
さらに、第１図Ｆに示すように、P+形領域８
およびP+形領域１１上の酸化膜１０４およびリ
ンガラス膜１０５に所要の窓明け部を形成する。
この窓明け部およびn+形領域１２，１３，１４
形成のための前記の窓明け部を通してそれぞれ
n+形領域１４、P+形領域１１、n+形領域１３、
n+形領域１２およびP+形領域８に接着するアル
ミニウム（Al）配線４０１，４０２，４０３，
４０４および４０５を形成する。このようにし
て、従来方法によるIIL ICのウエハができ上る。
およびP+形領域１１上の酸化膜１０４およびリ
ンガラス膜１０５に所要の窓明け部を形成する。
この窓明け部およびn+形領域１２，１３，１４
形成のための前記の窓明け部を通してそれぞれ
n+形領域１４、P+形領域１１、n+形領域１３、
n+形領域１２およびP+形領域８に接着するアル
ミニウム（Al）配線４０１，４０２，４０３，
４０４および４０５を形成する。このようにし
て、従来方法によるIIL ICのウエハができ上る。
第２図は二つのコレクタを有するIIL ICの等価
回路図である。インジエク端子（INJ）はAl配線
４０５、入力端子（INP）はAl配線４０２、接地
端子（GND）はAl配線４０１、出力端子
（OUP）はAl配線４０３および４０４となつてい
る。
回路図である。インジエク端子（INJ）はAl配線
４０５、入力端子（INP）はAl配線４０２、接地
端子（GND）はAl配線４０１、出力端子
（OUP）はAl配線４０３および４０４となつてい
る。
第３図は上記の従来方法で製造されたIIL ICを
インバータトランジスタのエミツタ電極取出し部
分を除外して示す平面図である。第３図におい
て、第１図と同一符号は第１図にて示したものと
同一のものを表わしている。１５はP+形領域
９，１０，１１に接しこれらを横方向に連結して
いるP+領域である。
インバータトランジスタのエミツタ電極取出し部
分を除外して示す平面図である。第３図におい
て、第１図と同一符号は第１図にて示したものと
同一のものを表わしている。１５はP+形領域
９，１０，１１に接しこれらを横方向に連結して
いるP+領域である。
一般にインバータトランジスタの特性は、ベー
ス領域の面積をいかに小さくして、ベース容量を
小さくし電流増幅率を大きくするかにかかつてい
るが、上記のIIL ICは、第３図に示すように、
P+形領域９，１０，１１を横方向で連結するP+
形領域１５が存在して、ベース領域の面積が大き
くなり、インバータトランジスタの特性の向上を
さまたげる欠点をもつている。もし、P+形領域
１５を設けなければ、ベース容量の低下および電
流増幅率の増大が計られると共に集積度も向上す
るが、ベース低抗が極端に大きくなる。例えば、
よく用いられるインバータトランジスタのコレク
タ領域が三つであるIIL ICの場合、ベース抵抗
が、ベース電極に最も近い出力においては100Ω
程度であるのに対して、ベース電極に最も遠い出
力では４〜5KΩとなり、インバータトランジス
タの特性が低下する。
ス領域の面積をいかに小さくして、ベース容量を
小さくし電流増幅率を大きくするかにかかつてい
るが、上記のIIL ICは、第３図に示すように、
P+形領域９，１０，１１を横方向で連結するP+
形領域１５が存在して、ベース領域の面積が大き
くなり、インバータトランジスタの特性の向上を
さまたげる欠点をもつている。もし、P+形領域
１５を設けなければ、ベース容量の低下および電
流増幅率の増大が計られると共に集積度も向上す
るが、ベース低抗が極端に大きくなる。例えば、
よく用いられるインバータトランジスタのコレク
タ領域が三つであるIIL ICの場合、ベース抵抗
が、ベース電極に最も近い出力においては100Ω
程度であるのに対して、ベース電極に最も遠い出
力では４〜5KΩとなり、インバータトランジス
タの特性が低下する。
以上説明したように、従来の方法によつて埋込
みベース層を有するIIL ICを製造する場合、イン
バータトランジスタの部分においてコレクタ領域
を挾むベース領域を連結するベース領域を必要と
し、ベース領域の面積が増大して、インバータト
ランジスタの特性が低下し、IIL ICの性能が制限
され、集積度も向上しなかつた。
みベース層を有するIIL ICを製造する場合、イン
バータトランジスタの部分においてコレクタ領域
を挾むベース領域を連結するベース領域を必要と
し、ベース領域の面積が増大して、インバータト
ランジスタの特性が低下し、IIL ICの性能が制限
され、集積度も向上しなかつた。
この発明は、上記の点に鑑みてなされたもので
あり、インバータトランジスタのコレクタ領域を
挾むベース領域の各々に金属配線を直接に接着さ
せ、これらのベース領域を横方向に連結するベー
ス領域を設ける必要がないようにして、ベース抵
抗を増大させることなくベース領域の面積を減少
させてインバータトランジスタの特性の向上を計
ることができるIIL ICの製造方法を提供すること
を目的としたものである。
あり、インバータトランジスタのコレクタ領域を
挾むベース領域の各々に金属配線を直接に接着さ
せ、これらのベース領域を横方向に連結するベー
ス領域を設ける必要がないようにして、ベース抵
抗を増大させることなくベース領域の面積を減少
させてインバータトランジスタの特性の向上を計
ることができるIIL ICの製造方法を提供すること
を目的としたものである。
以下、実施例に基づいてこの発明を説明する。
第４図Ａ〜Ｆは埋込みベース層を有するIIL IC
のこの説明による製造方法の一実施例の主要工程
を示す断面図である。第４図において、第１図と
同一符号は第１図にて示したものと同様のものを
表わしている。
のこの説明による製造方法の一実施例の主要工程
を示す断面図である。第４図において、第１図と
同一符号は第１図にて示したものと同様のものを
表わしている。
まず、第１図Ａ〜Ｃに示す工程と同様の工程を
経て半導体基板１上にエピタキシヤル層３が形成
されそれらの境界部の所定の部分に埋込みベース
層４が形成されると共にフイールド酸化膜１０３
が形成されている半導体基体上に、第４図Ａに示
すように酸化膜１０４、窒化膜２０２を順次成長
させ、次いで窒化膜２０２の表面を酸化し酸化膜
１１５を形成する。酸化膜１０４は後の工程にお
いてウオシユ・アウトによつて窓明け部を形成す
るために厚さを500〜1000Åと薄くし、窒化膜２
０２も半導体基体に与える歪の関係から、厚さを
500〜1000Åと薄くする、酸化膜１１５は、50〜
100Åと薄く後の工程において多結晶シリコン膜
のドライエツチング法によるパターン形成のとき
のストツパの役目を果す。
経て半導体基板１上にエピタキシヤル層３が形成
されそれらの境界部の所定の部分に埋込みベース
層４が形成されると共にフイールド酸化膜１０３
が形成されている半導体基体上に、第４図Ａに示
すように酸化膜１０４、窒化膜２０２を順次成長
させ、次いで窒化膜２０２の表面を酸化し酸化膜
１１５を形成する。酸化膜１０４は後の工程にお
いてウオシユ・アウトによつて窓明け部を形成す
るために厚さを500〜1000Åと薄くし、窒化膜２
０２も半導体基体に与える歪の関係から、厚さを
500〜1000Åと薄くする、酸化膜１１５は、50〜
100Åと薄く後の工程において多結晶シリコン膜
のドライエツチング法によるパターン形成のとき
のストツパの役目を果す。
ここで窒化膜２０２を酸化して非常に薄い酸化
膜１１５を形成するのは、ポリシユン膜と窒化膜
との間の酸化膜が厚いと第６図に示す様にポリシ
リコン膜を選択酸化した時ポリシリコン膜のエツ
ジの部分がもり上がり電極配線の断線の原因とな
るなど悪影響があり、従来法のリンガラス膜１０
５をCVDで形成すると薄くするようにしても
高々1000Å程度が限度で上記断線の心配があるか
らである。窒化膜はもともと耐酸化性膜として使
用するぐらいでその酸化速度は非常に遅く薄い酸
化膜を形成するには非常に適している。つまり
950℃Wet酸化３時間で70Å程度が酸化膜に変換
する。また上記ポリシリコン膜のパターンニング
時のストツパとしては、極端なオーバチエツクを
しないかぎり上記薄い酸化膜でも十分役割をはた
している。
膜１１５を形成するのは、ポリシユン膜と窒化膜
との間の酸化膜が厚いと第６図に示す様にポリシ
リコン膜を選択酸化した時ポリシリコン膜のエツ
ジの部分がもり上がり電極配線の断線の原因とな
るなど悪影響があり、従来法のリンガラス膜１０
５をCVDで形成すると薄くするようにしても
高々1000Å程度が限度で上記断線の心配があるか
らである。窒化膜はもともと耐酸化性膜として使
用するぐらいでその酸化速度は非常に遅く薄い酸
化膜を形成するには非常に適している。つまり
950℃Wet酸化３時間で70Å程度が酸化膜に変換
する。また上記ポリシリコン膜のパターンニング
時のストツパとしては、極端なオーバチエツクを
しないかぎり上記薄い酸化膜でも十分役割をはた
している。
次に、第４図Ｂに示すように、酸化膜１０４、
窒化膜２０２および酸化膜１１５からなる３層絶
縁膜を所要のパターンに形成した後、多結晶シリ
コン膜を付着させ、さらにｎ形不純物を導入した
この多結晶シリコン膜をドライエツチング法によ
り所要のパターンに形成して、多結晶シリコン膜
３０１，３０２，３０３および３０４とし、これ
らｎ形不純物を導入した多結晶シリコン膜３０
２，３０３，３０４を拡散源として、インバータ
トランジスタのコレクタ領域となるn+形領域１
２および１３、エミツタ電極取出し領域となる
n+形領域１４を形成する。ここでｎ形不純物を
含むドープド多結晶シリコン膜をデポジシヨンと
しても勿論よい。多結晶シリコン膜３０２，３０
３および３０４は配線として使用され多結晶シリ
コン膜３０２，３０３は出力端子、多結晶シリコ
ン膜３０４は接地端子となる。また、多結晶シリ
コン膜３０１は横形PnPトランジスタのベース幅
を決めるのに役立つ。
窒化膜２０２および酸化膜１１５からなる３層絶
縁膜を所要のパターンに形成した後、多結晶シリ
コン膜を付着させ、さらにｎ形不純物を導入した
この多結晶シリコン膜をドライエツチング法によ
り所要のパターンに形成して、多結晶シリコン膜
３０１，３０２，３０３および３０４とし、これ
らｎ形不純物を導入した多結晶シリコン膜３０
２，３０３，３０４を拡散源として、インバータ
トランジスタのコレクタ領域となるn+形領域１
２および１３、エミツタ電極取出し領域となる
n+形領域１４を形成する。ここでｎ形不純物を
含むドープド多結晶シリコン膜をデポジシヨンと
しても勿論よい。多結晶シリコン膜３０２，３０
３および３０４は配線として使用され多結晶シリ
コン膜３０２，３０３は出力端子、多結晶シリコ
ン膜３０４は接地端子となる。また、多結晶シリ
コン膜３０１は横形PnPトランジスタのベース幅
を決めるのに役立つ。
つづいて、第４図Ｃに示すように、多結晶シリ
コン膜３０１，３０２，３０３および３０４をマ
スクにして酸化膜１１５を選択的に除去する。こ
れは、ベースコンタクト用の窓明け部を形成する
ときの酸化膜１０４のウオシユ・アウト時に、多
結晶シリコン膜３０１，３０２，３０３および３
０４上に形成されている酸化膜の目減り少なくす
るために、多結晶シリコン膜３０１，３０２，３
０３，３０４の選択酸化に先立つて、酸化膜１１
５を選択的に除去するものであるが、酸化膜１１
５は薄いので省略してもよい。
コン膜３０１，３０２，３０３および３０４をマ
スクにして酸化膜１１５を選択的に除去する。こ
れは、ベースコンタクト用の窓明け部を形成する
ときの酸化膜１０４のウオシユ・アウト時に、多
結晶シリコン膜３０１，３０２，３０３および３
０４上に形成されている酸化膜の目減り少なくす
るために、多結晶シリコン膜３０１，３０２，３
０３，３０４の選択酸化に先立つて、酸化膜１１
５を選択的に除去するものであるが、酸化膜１１
５は薄いので省略してもよい。
次に、第４図Ｄに示すように、窒化膜２０２を
マスクにして多結晶シリコン膜３０１，３０２，
３０３および３０４の表面に酸化膜１０７を形成
する。
マスクにして多結晶シリコン膜３０１，３０２，
３０３および３０４の表面に酸化膜１０７を形成
する。
つづいて、第４図Ｅに示すように、窒化膜２０
２を除去し、酸化膜１０４をウオシユ・アウトと
して、酸化膜１０７をマスクにしてＰ形不純物を
導入して、横形トランジスタのエミツタ領域とな
るP+形領域８、インバータトランジスタのベー
ス領域の一部となるとP+形領域９，１０および
１１を形成する。
２を除去し、酸化膜１０４をウオシユ・アウトと
して、酸化膜１０７をマスクにしてＰ形不純物を
導入して、横形トランジスタのエミツタ領域とな
るP+形領域８、インバータトランジスタのベー
ス領域の一部となるとP+形領域９，１０および
１１を形成する。
さらに、第４図Ｆに示すように、P+形領域８
に接してインジエクタ端子となるAl配線４０
５、ならびにP+形領域９，１０および１１に接
してインバータトランジスタの入力端子となる
Al配線４０２を形成する。このようにして、実
施例の方法によるIIL ICのウエハができ上る。
に接してインジエクタ端子となるAl配線４０
５、ならびにP+形領域９，１０および１１に接
してインバータトランジスタの入力端子となる
Al配線４０２を形成する。このようにして、実
施例の方法によるIIL ICのウエハができ上る。
第５図は実施例の方法で製造されたIIL ICをイ
ンバータトランジスタのエミツタの電極取出し部
分を除外して示す平面図である。第５図におい
て、第４図と同一符号は第４図にて示したものと
同一のものを表わしている。なお、第５図におい
ては、簡明化のために、酸化膜１０７の図示は省
略している。
ンバータトランジスタのエミツタの電極取出し部
分を除外して示す平面図である。第５図におい
て、第４図と同一符号は第４図にて示したものと
同一のものを表わしている。なお、第５図におい
ては、簡明化のために、酸化膜１０７の図示は省
略している。
第５図からわかるように、実施例の方法によつ
て製造されたIIL ICは従来方法で製造されたIIL
ICと異なり、第３図に示すようなP+形領域９，
１０，１１を連結するP+形領域１５が無いか
ら、ベース領域の面積が減少している。また、
P+形領域９，１０および１１に各々に直接にAl
配線４０２が接しているからベース抵抗の増大が
防止される。さらに、P+形領域９，１０および
１１の形成およびこれらに対するAl配線４０２
の接触部の形成が酸化膜１０７を表面に有する多
結晶シリコン膜３０１，３０２および３０３によ
る自己整合によつて形成されるので、ベース領域
の増大が防止される。従つて、インバータトラン
ジスタのベース抵抗を増大させることなく、ベー
ス領域の面積を減少させることができるから、イ
ンバータトランジスタの特性を向上させることが
できると共に、ICの集積度を向上させることが
できる。
て製造されたIIL ICは従来方法で製造されたIIL
ICと異なり、第３図に示すようなP+形領域９，
１０，１１を連結するP+形領域１５が無いか
ら、ベース領域の面積が減少している。また、
P+形領域９，１０および１１に各々に直接にAl
配線４０２が接しているからベース抵抗の増大が
防止される。さらに、P+形領域９，１０および
１１の形成およびこれらに対するAl配線４０２
の接触部の形成が酸化膜１０７を表面に有する多
結晶シリコン膜３０１，３０２および３０３によ
る自己整合によつて形成されるので、ベース領域
の増大が防止される。従つて、インバータトラン
ジスタのベース抵抗を増大させることなく、ベー
ス領域の面積を減少させることができるから、イ
ンバータトランジスタの特性を向上させることが
できると共に、ICの集積度を向上させることが
できる。
上記の実施例においては、耐酸化性膜として窒
化膜を用いた場合について述べたが、他の耐酸化
性膜であつてもよい。
化膜を用いた場合について述べたが、他の耐酸化
性膜であつてもよい。
以上詳述したように、この発明による半導体集
積回路装置の製造方法においては、インバータト
ランジスタの複数のコレクタ領域となる第１導電
形領域を挾み埋込ベース層に達しインバータトラ
ンジスタのベース領域の一部を構成する複数の第
２導電形領域を半導体基体内部においては互いに
連結せず低抵抗金属からなる配線によつて電気的
に接続し、しかもこれらの第２導電形領域の形成
およびこれらに対する配線の接着を第１導電形領
域の拡散源となり表面に酸化膜を有する多結晶シ
リコン膜による自己整合によつて行うので、イン
バータトランジスタのベース抵抗を増加させるこ
となくベース領域の面積を減少させることができ
る。従つて、インバータトランジスタの特性を向
上させることができ、さらに、集積度も向上させ
ることができる。
積回路装置の製造方法においては、インバータト
ランジスタの複数のコレクタ領域となる第１導電
形領域を挾み埋込ベース層に達しインバータトラ
ンジスタのベース領域の一部を構成する複数の第
２導電形領域を半導体基体内部においては互いに
連結せず低抵抗金属からなる配線によつて電気的
に接続し、しかもこれらの第２導電形領域の形成
およびこれらに対する配線の接着を第１導電形領
域の拡散源となり表面に酸化膜を有する多結晶シ
リコン膜による自己整合によつて行うので、イン
バータトランジスタのベース抵抗を増加させるこ
となくベース領域の面積を減少させることができ
る。従つて、インバータトランジスタの特性を向
上させることができ、さらに、集積度も向上させ
ることができる。
第１図Ａ〜ＦはIIL ICの従来の製造方法の一例
の主要工程を示す断面図、第２図はIIL ICの一例
の等価回路図、第３図は従来方法で製造された
IIL ICの平面図、第４図Ａ〜Ｆのこの発明の一実
施例の主要工程を示す断面図、第５図は実施例方
法によつて製造されたIIL ICの平面図、第６図は
酸化膜が厚い場合を示す断面図、である。 図において、１は半導体基板（高不純物濃度半
導体層）、３はエピタキシヤル層（低不純物濃度
半導体層）、４は埋込みベース層（埋込み層）、
８，９，１０，１１はP+形領域（第２導電形領
域）、１２，１３はn+形領域（第１導電形領
域）、１０４，１０７，１１５は酸化膜、２０２
は窒化膜、３０１，３０２，３０３は多結晶シリ
コン膜、４０２はAl配線（第１の配線）、４０５
はAl配線（第２の配線）である。なお、図中同
一符号はそれぞれ同一または相当部分を示す。
の主要工程を示す断面図、第２図はIIL ICの一例
の等価回路図、第３図は従来方法で製造された
IIL ICの平面図、第４図Ａ〜Ｆのこの発明の一実
施例の主要工程を示す断面図、第５図は実施例方
法によつて製造されたIIL ICの平面図、第６図は
酸化膜が厚い場合を示す断面図、である。 図において、１は半導体基板（高不純物濃度半
導体層）、３はエピタキシヤル層（低不純物濃度
半導体層）、４は埋込みベース層（埋込み層）、
８，９，１０，１１はP+形領域（第２導電形領
域）、１２，１３はn+形領域（第１導電形領
域）、１０４，１０７，１１５は酸化膜、２０２
は窒化膜、３０１，３０２，３０３は多結晶シリ
コン膜、４０２はAl配線（第１の配線）、４０５
はAl配線（第２の配線）である。なお、図中同
一符号はそれぞれ同一または相当部分を示す。
Claims (1)
- １ 第１導電形の高不純物濃度半導体層と第１導
電形の低不純物濃度半導体層とを備えインバータ
トランジスタが形成される部分の上記高不純物濃
度半導体層と上記低不純物濃度半導体層の境界部
に上記第１導電形とは逆の第２導電形の埋込み層
を有する半導体基体を形成する工程、耐酸化性膜
を含み上記半導体基体の表面上に所定のパターン
に形成された絶縁膜をマスクにしてフイールド酸
化膜を形成する工程、上記絶縁膜を除去した上記
半導体基体の表面上に内側から順次酸化膜、窒化
膜を重ねた２層絶縁膜を形成する工程、上記窒化
膜表面を酸化し酸化膜を形成し３層絶縁膜とする
工程、上記３層絶縁膜にインバータトランジスタ
のコレクタ領域形成用の複数の窓明け部を形成す
る工程、複数の上記窓明け部をそれぞれに覆う複
数の多結晶シリコン膜と上記半導体基体の横形ト
ランジスタのペース領域が形成される部分上の上
記３層絶縁膜を覆う第１導電形不純物を含む多結
晶シリコン膜とを形成する工程、上記第１導電形
の不純物を導入したこの多結晶シリコン膜を拡散
源として上記低不純物濃度半導体層の表面部に高
不純物濃度の複数の第１導電形領域を形成する工
程、上記３層絶縁膜の最外層の酸化膜の表面に露
出した部分を除去する工程、上記多結晶シリコン
膜の表面に酸化膜を形成する工程、上記耐酸化性
層の表面に露出した部分を除去し表面に酸化膜を
有する上記多結晶シリコン膜をマスクにして第２
導電形の不純物を導入して上記低不純物濃度半導
体層の表面から上記埋込み層に達し高不純物濃度
を有する複数の第２導電形領域を形成する工程、
上記３層絶縁膜の最内層の酸化膜の表面に露出し
た部分をウオシユ・アウトする工程、低抵抗金属
からなり上記第１導電形領域を挾む上記第２導電
形領域の上記ウオシユ・アウトによつて露出した
表面に接着しこれらの第２導電形領域を上記多結
晶シリコン膜の表面に形成された酸化膜上を経て
電気的に接続する第１の配線および低抵抗金属か
らなり上記第１導電形領域を挾まない上記第２導
電領域の上記ウオツシユ・アウトによつて露出し
た表面に接着した第２の配線を形成する工程を備
え、上記第１導電形領域をコレクタ領域としこの
第１導電形領域を挾む上記第２導電形領域と上記
埋込み層とをベース領域とし上記高不純物濃度半
導体層をエミツタ領域とするインバータトランジ
スタおよび上記第１導電形領域を挾む第２導電形
領域をコレクタ領域とし上記低不純物濃度半導体
層をベース領域とし上記第１の導電形領域を挾ま
ない上記第２導電形領域をエミツタ領域とする横
形トランジスタを形成することを特徴とする半導
体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5137480A JPS56147468A (en) | 1980-04-17 | 1980-04-17 | Manufacture of semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5137480A JPS56147468A (en) | 1980-04-17 | 1980-04-17 | Manufacture of semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56147468A JPS56147468A (en) | 1981-11-16 |
| JPS6158981B2 true JPS6158981B2 (ja) | 1986-12-13 |
Family
ID=12885162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5137480A Granted JPS56147468A (en) | 1980-04-17 | 1980-04-17 | Manufacture of semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56147468A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196379U (ja) * | 1987-06-08 | 1988-12-16 | ||
| JPH0379112B2 (ja) * | 1987-12-26 | 1991-12-17 | Ohara Kk | |
| JPH0453627B2 (ja) * | 1988-02-16 | 1992-08-27 | Ohara Kk |
-
1980
- 1980-04-17 JP JP5137480A patent/JPS56147468A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196379U (ja) * | 1987-06-08 | 1988-12-16 | ||
| JPH0379112B2 (ja) * | 1987-12-26 | 1991-12-17 | Ohara Kk | |
| JPH0453627B2 (ja) * | 1988-02-16 | 1992-08-27 | Ohara Kk |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56147468A (en) | 1981-11-16 |
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