JPH0358172B2 - - Google Patents
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- JPH0358172B2 JPH0358172B2 JP56212390A JP21239081A JPH0358172B2 JP H0358172 B2 JPH0358172 B2 JP H0358172B2 JP 56212390 A JP56212390 A JP 56212390A JP 21239081 A JP21239081 A JP 21239081A JP H0358172 B2 JPH0358172 B2 JP H0358172B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法に関するもの
である。
である。
従来、半導体集積回路（以下ICと呼ぶ）にお
いてエミツタ・ベース接合が平坦なトランジスタ
を得るのに、第１図Ａ〜Ｃに示す製造方法が提案
されている。
いてエミツタ・ベース接合が平坦なトランジスタ
を得るのに、第１図Ａ〜Ｃに示す製造方法が提案
されている。
この製造方法の工程手順は次のとおりである。
(1) ｐ形Si基板１にn+形埋込領域２を形成し、ｎ
形エピタキシヤル層３を形成する。そして、ｐ
形分離領域４、n+形コレクタウオール領域５、
約0.9μｍのSiO2膜６を形成したあと、ベース形
成領域のSiO2膜６を除去して拡散窓７を形成
する。ついで、約0.2μｍの多結晶Si膜８を形成
する。そして、Asシリカフイルムによる拡散
法あるいはイオン注入法により、拡散窓７の領
域に多結晶Si膜８中のAsは拡散源にして拡散
深さ約0.2μｍのn+形領域９を形成する（第１図
Ａ）。
形エピタキシヤル層３を形成する。そして、ｐ
形分離領域４、n+形コレクタウオール領域５、
約0.9μｍのSiO2膜６を形成したあと、ベース形
成領域のSiO2膜６を除去して拡散窓７を形成
する。ついで、約0.2μｍの多結晶Si膜８を形成
する。そして、Asシリカフイルムによる拡散
法あるいはイオン注入法により、拡散窓７の領
域に多結晶Si膜８中のAsは拡散源にして拡散
深さ約0.2μｍのn+形領域９を形成する（第１図
Ａ）。
(2) 次に、約0.06μｍのSi3N4膜１０を形成し、ホ
トエツチ技術によりエミツタ形成領域上に
Si3N4膜１０を残し、このSi3N4膜１０をマス
クにして多結晶Si膜８およびn+形領域９の一部
をエツチング除去し、残るn+形領域９をエミ
ツタ領域９′とする。そして、拡散窓７に露出
したエピタキシヤル層３を酸化して、約0.15μ
ｍのSiO2膜１１を形成する。さらに約160KeV
で約１×1013ions／cm2のボロンをイオン注入し
て、エミツタ領域９′直下に厚さ約0.1μｍのｐ
形活性ベース領域１２を、またSiO2膜１１直
下に約0.3μｍのｐ形領域１３をそれぞれ形成す
る。ついで、約60KeV、１×1015ions／cm2のボ
ロンをイオン注入し、SiO2膜１１直下にp+形
領域１４を形成する（同図Ｂ）。
トエツチ技術によりエミツタ形成領域上に
Si3N4膜１０を残し、このSi3N4膜１０をマス
クにして多結晶Si膜８およびn+形領域９の一部
をエツチング除去し、残るn+形領域９をエミ
ツタ領域９′とする。そして、拡散窓７に露出
したエピタキシヤル層３を酸化して、約0.15μ
ｍのSiO2膜１１を形成する。さらに約160KeV
で約１×1013ions／cm2のボロンをイオン注入し
て、エミツタ領域９′直下に厚さ約0.1μｍのｐ
形活性ベース領域１２を、またSiO2膜１１直
下に約0.3μｍのｐ形領域１３をそれぞれ形成す
る。ついで、約60KeV、１×1015ions／cm2のボ
ロンをイオン注入し、SiO2膜１１直下にp+形
領域１４を形成する（同図Ｂ）。
(3) ついで1000℃でアニールして、前記p+形領
域１４にシート抵抗値約180Ω／□のp+形ベー
スコンタクト領域１５を形成する。そして、
Si3N4膜１０を除去し、ベースコンタクト窓、
コレクタコンタクト窓を形成し、ベースAl配
線１６、エミツタAl配線１７、コレクタAl配
線１８をそれぞれ形成する（同図Ｃ）。
域１４にシート抵抗値約180Ω／□のp+形ベー
スコンタクト領域１５を形成する。そして、
Si3N4膜１０を除去し、ベースコンタクト窓、
コレクタコンタクト窓を形成し、ベースAl配
線１６、エミツタAl配線１７、コレクタAl配
線１８をそれぞれ形成する（同図Ｃ）。
しかしながら、このような方法では、Al配線
１６と１７のシヨートを防ぐために、Al配線間
距離ｘを２〜3μｍにしなければならない。また
ベースAl配線１６は、幅２〜3μｍのベースコン
タクト窓に対してこれより２〜3μｍ大きくしな
ければならないので、ベースAl配線１６の幅は
４〜6μｍになる。またエミツタAl配線１７は、
エミツタ領域９′の端よりも約1μｍ外側にくるよ
うにしなければならない。
１６と１７のシヨートを防ぐために、Al配線間
距離ｘを２〜3μｍにしなければならない。また
ベースAl配線１６は、幅２〜3μｍのベースコン
タクト窓に対してこれより２〜3μｍ大きくしな
ければならないので、ベースAl配線１６の幅は
４〜6μｍになる。またエミツタAl配線１７は、
エミツタ領域９′の端よりも約1μｍ外側にくるよ
うにしなければならない。
そのため、第２図に平面図で示すようにベース
コンタクト領域１５の幅ｙが７〜10μｍ以上とな
つて、ベースコンタクト領域１５の面積が大きく
なり、全体としてベース・コレクタ容量が大きく
なり高周波特性が劣化する。
コンタクト領域１５の幅ｙが７〜10μｍ以上とな
つて、ベースコンタクト領域１５の面積が大きく
なり、全体としてベース・コレクタ容量が大きく
なり高周波特性が劣化する。
また従来の方法で、エミツタ領域の両側にベー
スコンタクトを有するダブルベース構造のトラン
ジスタを構成した場合も、第３図に平面図で示す
ように、エミツタ、コレクタAl配線１９，２０
間距離ｄは、ベースコンタクト窓２１を２〜3μ
ｍ、ベースAl配線２３の余裕を２〜3μｍ、各Al
配線間距離として２〜3μｍを確保する必要上、
合計８〜12μｍとなる。またベースコンタクト領
域２３の幅は、シングルベース構造の約２倍で14
〜20μｍ以上となる。
スコンタクトを有するダブルベース構造のトラン
ジスタを構成した場合も、第３図に平面図で示す
ように、エミツタ、コレクタAl配線１９，２０
間距離ｄは、ベースコンタクト窓２１を２〜3μ
ｍ、ベースAl配線２３の余裕を２〜3μｍ、各Al
配線間距離として２〜3μｍを確保する必要上、
合計８〜12μｍとなる。またベースコンタクト領
域２３の幅は、シングルベース構造の約２倍で14
〜20μｍ以上となる。
したがつて、この場合にもベース・コレクタ容
量がさらに大きくなり、高周波特性が劣化する。
量がさらに大きくなり、高周波特性が劣化する。
なお、第３図に示すダブルベース構造のトラン
ジスタ平面図において、２４はコレクタ領域、２
５はコレクタコンタクト窓である。
ジスタ平面図において、２４はコレクタ領域、２
５はコレクタコンタクト窓である。
さらに従来の方法では、第１図Ｃに示すように
Al配線１７がベース形成領域エツジのSiO2膜６
の段差部上で形成されるため、CCl4ガス等を用
いたドライエツチの場合、段差部でAlが残りや
すく、Al配線のシヨート率が高くなりICの歩留
りが低下する。
Al配線１７がベース形成領域エツジのSiO2膜６
の段差部上で形成されるため、CCl4ガス等を用
いたドライエツチの場合、段差部でAlが残りや
すく、Al配線のシヨート率が高くなりICの歩留
りが低下する。
したがつて、この発明の目的は、高周波特性の
すぐれたトランジスタを素子として含み、トラン
ジスタサイズが小さいにもかかわらず各電極配線
間の余裕を保ち、各電極配線間のシヨートを防止
しかつベース電極とベースコンタクト領域のベー
ス抵抗を十分に低減化した製造が容易で歩留りの
向上をはかることのできる半導体装置の製造方法
を提供することである。
すぐれたトランジスタを素子として含み、トラン
ジスタサイズが小さいにもかかわらず各電極配線
間の余裕を保ち、各電極配線間のシヨートを防止
しかつベース電極とベースコンタクト領域のベー
ス抵抗を十分に低減化した製造が容易で歩留りの
向上をはかることのできる半導体装置の製造方法
を提供することである。
この発明の第１の実施例を第４図および第５図
に基づいて説明する。この実施例の半導体装置の
製造方法によつて得られる半導体装置は、第４図
Ｇおよび第５図に示すように、エミツタ・ベース
接合が平坦なトランジスタを素子として含む半導
体集積回路装置であつて、ｐ形Si基板２６上に被
覆形成したSiO2膜３０と、前記SiO2膜３０の一
部に開口したベース拡散窓３２領域に順次積層形
成したｎ形エピタキシヤル層２８とn+形コレク
タウオール領域３１からなるコレクタ領域、ｐ形
ベース領域３９およびｎ形エミツタ領域３６′と、
前記SiO2膜３０のベース拡散窓３２開口縁直下
部から前記ベース領域３９にかけて形成したp+
形ベースコンタクト領域４２と、前記ベースコン
タクト領域４２表面の前記SiO2膜３０との境界
からこの境界に近い所定位置にかけて接合する第
１水平部、前記SiO2膜３０のベース拡散窓３２
開口縁側面に接合する垂直部および前記SiO2膜
３０表面に接合する第２水平部からなるp+形多
結晶Si膜３３ａで形成したベース引出線と、ボロ
ン不純物として含み前記ベース引出線を被覆した
SiO2膜（以下BSG膜と呼ぶ）３４と、前記ベー
スコンタクト領域４２の表面から前記エミツタ領
域３６′の側面にかけて被覆したSiO2膜４０と、
前記BSG膜３４の前記ベース引出線第２水平部
相当位置に形成した開口より前記ベース引出線に
結合させたベースAl配線４７と、前記エミツタ
領域３６′の上面側にn+形多結晶Si膜３３ｂを介
して接合させたエミツタAl配線４６と、前記コ
レクタ領域に接合させたコレクタAl配線４８と
を備えたものである。
に基づいて説明する。この実施例の半導体装置の
製造方法によつて得られる半導体装置は、第４図
Ｇおよび第５図に示すように、エミツタ・ベース
接合が平坦なトランジスタを素子として含む半導
体集積回路装置であつて、ｐ形Si基板２６上に被
覆形成したSiO2膜３０と、前記SiO2膜３０の一
部に開口したベース拡散窓３２領域に順次積層形
成したｎ形エピタキシヤル層２８とn+形コレク
タウオール領域３１からなるコレクタ領域、ｐ形
ベース領域３９およびｎ形エミツタ領域３６′と、
前記SiO2膜３０のベース拡散窓３２開口縁直下
部から前記ベース領域３９にかけて形成したp+
形ベースコンタクト領域４２と、前記ベースコン
タクト領域４２表面の前記SiO2膜３０との境界
からこの境界に近い所定位置にかけて接合する第
１水平部、前記SiO2膜３０のベース拡散窓３２
開口縁側面に接合する垂直部および前記SiO2膜
３０表面に接合する第２水平部からなるp+形多
結晶Si膜３３ａで形成したベース引出線と、ボロ
ン不純物として含み前記ベース引出線を被覆した
SiO2膜（以下BSG膜と呼ぶ）３４と、前記ベー
スコンタクト領域４２の表面から前記エミツタ領
域３６′の側面にかけて被覆したSiO2膜４０と、
前記BSG膜３４の前記ベース引出線第２水平部
相当位置に形成した開口より前記ベース引出線に
結合させたベースAl配線４７と、前記エミツタ
領域３６′の上面側にn+形多結晶Si膜３３ｂを介
して接合させたエミツタAl配線４６と、前記コ
レクタ領域に接合させたコレクタAl配線４８と
を備えたものである。
この半導体集積回路装置は、第４図ＡないしＧ
に示す手順によつて製造される。
に示す手順によつて製造される。
(1) ｐ形10〜20Ω・cmSi基板２６にn+形埋込領域
２７を形成する。そしてコレクタ領域となるｎ
形約0.6Ω・cmのエピタキシヤル層２８を約1.5μ
ｍ形成する。そしてpn接合分離技術を用いて
p+形分離領域２９を形成する。そして加熱酸
化法により約0.9μｍのSiO2膜３０を形成する。
２７を形成する。そしてコレクタ領域となるｎ
形約0.6Ω・cmのエピタキシヤル層２８を約1.5μ
ｍ形成する。そしてpn接合分離技術を用いて
p+形分離領域２９を形成する。そして加熱酸
化法により約0.9μｍのSiO2膜３０を形成する。
次に選択拡散技術を用いてn+形コレクタウ
オール領域３１を形成する。そしてベース形成
領域のSiO2膜３０を除去してベース拡散窓３
２を形成する（第４図Ａ）。
オール領域３１を形成する。そしてベース形成
領域のSiO2膜３０を除去してベース拡散窓３
２を形成する（第４図Ａ）。
(2) ついで約0.2μｍの多結晶Si膜３３を形成す
る。そして、さらにその上に約0.4μｍのボロン
を不純物として含んだSiO2膜（BSG膜）３４
を形成し、ホトエツチ技術によりベース拡散窓
３２の一部（幅ａが約2μｍの領域）とSiO2膜
３０上にBSG膜３４残す（同図Ｂ）。
る。そして、さらにその上に約0.4μｍのボロン
を不純物として含んだSiO2膜（BSG膜）３４
を形成し、ホトエツチ技術によりベース拡散窓
３２の一部（幅ａが約2μｍの領域）とSiO2膜
３０上にBSG膜３４残す（同図Ｂ）。
(3) 次にAsシリカフイルムによる拡散法あるい
はAsのイオン注入法により、BSG膜３４の直
下部を除く多結晶Si膜３３にAsをドーピング
する。ついで、N2ガス雰囲気中1000℃でアニ
ール処理して、BSG膜３４直下部の多結晶Si
膜３３をp+形の多結晶si膜３３ａに、それ以外
の領域の多結晶Si膜３３をn+形の多結晶Si膜３
３ｂに代える。そして、BSG膜３４のボロン
濃度とAsフイルムによるドーピングの場合に
はAs濃度および拡散温度・時間を、またAsイ
オン注入によるドーピングの場合にはドープ量
および注入エネルギを適当に選ぶことで、ベー
ス拡散窓３２領域のp+形多結晶si膜３３ａ直下
にシート抵抗値約150Ω／□、拡散深さ約0.5μ
ｍのp+形領域３５を、またn+形多結晶Si膜３
３ｂ直下にシート抵抗値約40Ω／□、拡散深さ
約0.2μｍのn+形領域３６をそれぞれ形成する。
このとき、BSG膜３４の周辺直下の多結晶Si
膜３３はボロンおよびAsの両方がドーピング
される高濃度領域３３ｃになり、ベース拡散窓
３２領域にも同様に高濃度領域３７が形成され
る。また、このときn+形コレクタウオール３
１はn+形埋込領域２７と接する。
はAsのイオン注入法により、BSG膜３４の直
下部を除く多結晶Si膜３３にAsをドーピング
する。ついで、N2ガス雰囲気中1000℃でアニ
ール処理して、BSG膜３４直下部の多結晶Si
膜３３をp+形の多結晶si膜３３ａに、それ以外
の領域の多結晶Si膜３３をn+形の多結晶Si膜３
３ｂに代える。そして、BSG膜３４のボロン
濃度とAsフイルムによるドーピングの場合に
はAs濃度および拡散温度・時間を、またAsイ
オン注入によるドーピングの場合にはドープ量
および注入エネルギを適当に選ぶことで、ベー
ス拡散窓３２領域のp+形多結晶si膜３３ａ直下
にシート抵抗値約150Ω／□、拡散深さ約0.5μ
ｍのp+形領域３５を、またn+形多結晶Si膜３
３ｂ直下にシート抵抗値約40Ω／□、拡散深さ
約0.2μｍのn+形領域３６をそれぞれ形成する。
このとき、BSG膜３４の周辺直下の多結晶Si
膜３３はボロンおよびAsの両方がドーピング
される高濃度領域３３ｃになり、ベース拡散窓
３２領域にも同様に高濃度領域３７が形成され
る。また、このときn+形コレクタウオール３
１はn+形埋込領域２７と接する。
次に、約0.06μｍのSi3N4膜３８を形成する。
そしてホトエツチ技術により、エミツタ形成領
域上にこのSi3N4膜３８を残す。このときの
BSG膜３４とSi3N4膜３８間距離ｂを約1μｍと
する（同図Ｃ）。
そしてホトエツチ技術により、エミツタ形成領
域上にこのSi3N4膜３８を残す。このときの
BSG膜３４とSi3N4膜３８間距離ｂを約1μｍと
する（同図Ｃ）。
(4) 次にBSG膜３４とSi3N4膜３８をマスクとし
て、HNO3、HFの混合液でn+形多結晶Si膜３
３ｂおよびn+形領域３６の一部をエツチング
除去する。このようにしてSi3N4膜３８直下に
n+形多結晶Si膜３３ｂを、またその下にn+形
エミツタ領域３６′をそれぞれ残し、またBSG
膜３４直下にp+形多結晶Si膜３３ａを、その下
のベース拡散窓３２領域にはp+形領域３５を
それぞれ残す。この場合の処理は、ウエツトエ
ツチング方法により行い、高濃度多結晶Si膜３
３ｃおよび高濃度領域３７のエツチング速度を
速めるとともにサイドエツチングを大きくし
て、n+形多結晶Si膜３３ｂとp+形多結晶Si膜３
３ａとの間およびn+形エミツタ領域３６とp+
形領域３５との間を明確に分離する。
て、HNO3、HFの混合液でn+形多結晶Si膜３
３ｂおよびn+形領域３６の一部をエツチング
除去する。このようにしてSi3N4膜３８直下に
n+形多結晶Si膜３３ｂを、またその下にn+形
エミツタ領域３６′をそれぞれ残し、またBSG
膜３４直下にp+形多結晶Si膜３３ａを、その下
のベース拡散窓３２領域にはp+形領域３５を
それぞれ残す。この場合の処理は、ウエツトエ
ツチング方法により行い、高濃度多結晶Si膜３
３ｃおよび高濃度領域３７のエツチング速度を
速めるとともにサイドエツチングを大きくし
て、n+形多結晶Si膜３３ｂとp+形多結晶Si膜３
３ａとの間およびn+形エミツタ領域３６とp+
形領域３５との間を明確に分離する。
なお、前記処理において、n+形多結晶Si膜３
３ｂおよびn+形領域３６はｎ形エピタキシヤ
ル層２８に比べエツチング速度が大きいので、
少々オーバーエツチングしてもｎ形エピタキシ
ヤル層２８のエツチングは進みにくく、そのた
め深さ方向のエツチングを精度よく行うことが
できる。
３ｂおよびn+形領域３６はｎ形エピタキシヤ
ル層２８に比べエツチング速度が大きいので、
少々オーバーエツチングしてもｎ形エピタキシ
ヤル層２８のエツチングは進みにくく、そのた
め深さ方向のエツチングを精度よく行うことが
できる。
次に900〜1000℃の酸化雰囲気中でアニール
して、露出したｎ形エピタキシヤル層２８の表
面に約0.15μｍの膜厚で、またp+形およびn+形
多結晶Si膜３３ａ，３３ｂとn+形エミツタ領域
３６′の側面に約0.2μｍの膜厚でSiO2膜４０を
形成する（同図Ｄ）。
して、露出したｎ形エピタキシヤル層２８の表
面に約0.15μｍの膜厚で、またp+形およびn+形
多結晶Si膜３３ａ，３３ｂとn+形エミツタ領域
３６′の側面に約0.2μｍの膜厚でSiO2膜４０を
形成する（同図Ｄ）。
(5) ついで約160KeV、１×3013atoms／cm2のボ
ロンをSi基板表面からイオン注入する。そして
N2ガス雰囲気中800℃でアニールして、n+形エ
ミツタ領域３６′直下にベース幅約0.1μｍのｐ
形ベース領域３９を形成し、またSiO2膜４０
直下のｎ形エピタキシヤル層２８には約0.5μｍ
のｐ形領域３９′を形成する。この処理におい
て、厚いSiO2膜３０直下のエピタキシヤル層
２８の表面は、そのSiO2膜３０の膜厚によつ
てｐ形に反転するのを防止される。逆にいえ
ば、このSiO2膜３０の膜圧は、前記のｐ形反
転が生じないように予め大きく設定されている
（同図Ｅ）。
ロンをSi基板表面からイオン注入する。そして
N2ガス雰囲気中800℃でアニールして、n+形エ
ミツタ領域３６′直下にベース幅約0.1μｍのｐ
形ベース領域３９を形成し、またSiO2膜４０
直下のｎ形エピタキシヤル層２８には約0.5μｍ
のｐ形領域３９′を形成する。この処理におい
て、厚いSiO2膜３０直下のエピタキシヤル層
２８の表面は、そのSiO2膜３０の膜厚によつ
てｐ形に反転するのを防止される。逆にいえ
ば、このSiO2膜３０の膜圧は、前記のｐ形反
転が生じないように予め大きく設定されている
（同図Ｅ）。
(6) 次に約60KeV、１×1015atoms／cm2のボロン
をイオン注入して、SiO2膜４０直下にp+形領
域４１を形成する（同図Ｆ）。
をイオン注入して、SiO2膜４０直下にp+形領
域４１を形成する（同図Ｆ）。
(7) 次にN2ガス雰囲気中1000℃でアニールして、
SiO2膜４０直下にシート抵抗値約150Ω／□、
拡散深さ約0.3μｍのp+形領域を形成する。そし
て、このp+形領域とBSG膜３４直下のp+形領
域３５との組合せにより、ベース拡散窓３２領
域のエミツタ形成領域を除くn+形エピタキシ
ヤル層２８にp+形ベースコンタクト領域４２
を形成する。
SiO2膜４０直下にシート抵抗値約150Ω／□、
拡散深さ約0.3μｍのp+形領域を形成する。そし
て、このp+形領域とBSG膜３４直下のp+形領
域３５との組合せにより、ベース拡散窓３２領
域のエミツタ形成領域を除くn+形エピタキシ
ヤル層２８にp+形ベースコンタクト領域４２
を形成する。
次にSi3N4膜３８を除去して、セルフアライ
ンでエミツタコンタクト窓４３（第５図に示
す）を形成する。
ンでエミツタコンタクト窓４３（第５図に示
す）を形成する。
次にホトエツチ技術により、SiO2膜３０上
のp+形多結晶Si膜３３ａに対し後に形成される
Al配線が接するようにBSG膜３４の一部を除
去しベースコンタクト窓４４（第５図に示す）
を形成し、またn+形コレクタウオール領域３
１上のSiO2膜３０を除去してコレクタコンタ
クト窓４５（第５図に示す）を形成する。そし
て、エミツタAl配線４６、ベースAl配線４７、
コレクタAl配線４８を前記各コンタクト窓４
３，４４，４５に形成する（同図Ｇ）。
のp+形多結晶Si膜３３ａに対し後に形成される
Al配線が接するようにBSG膜３４の一部を除
去しベースコンタクト窓４４（第５図に示す）
を形成し、またn+形コレクタウオール領域３
１上のSiO2膜３０を除去してコレクタコンタ
クト窓４５（第５図に示す）を形成する。そし
て、エミツタAl配線４６、ベースAl配線４７、
コレクタAl配線４８を前記各コンタクト窓４
３，４４，４５に形成する（同図Ｇ）。
このようにしたため、ｎ形エピタキシヤル層２
８がコレクタ領域、ｐ形ベース領域３９が活性ベ
ース、n+形エミツタ領域３６′がエミツタとして
トランジスタ動作する半導体集積回路装置を構成
することができる。
８がコレクタ領域、ｐ形ベース領域３９が活性ベ
ース、n+形エミツタ領域３６′がエミツタとして
トランジスタ動作する半導体集積回路装置を構成
することができる。
そして、エミツタ・ベース接合は平坦でかつそ
の接合の側面はSiO2膜４０でおおわれ、ベー
ス・コレクタ接合容量およびコレクタ・基板接合
容量を小さくできすぐれた高周波特性を得ること
ができる。
の接合の側面はSiO2膜４０でおおわれ、ベー
ス・コレクタ接合容量およびコレクタ・基板接合
容量を小さくできすぐれた高周波特性を得ること
ができる。
また第５図に平面図で示すように、ベースコン
タクト領域４２の幅ｃは、第４図Ｂに示す幅ａと
第４図Ｃに示す幅ｂの寸法の和となり約3μｍの
幅寸法に抑えることができ、ベース・コレクタ面
積を小さくすることができる。
タクト領域４２の幅ｃは、第４図Ｂに示す幅ａと
第４図Ｃに示す幅ｂの寸法の和となり約3μｍの
幅寸法に抑えることができ、ベース・コレクタ面
積を小さくすることができる。
またベースコンタクト窓４４がSiO2膜３０上
のp+形多結晶Si膜３３ａ上に形成されているた
め、Al電極形成において、ベースAl配線４７と
エミツタAl配線４６の間隔も幅ｃと同様に約3μ
ｍに抑えることができ、またベース拡散窓３２領
域の周辺段差部に配設されるAl配線はエミツタ
Al配線４６だけであり、各Al電極配線間のシヨ
ートが生じることはない。
のp+形多結晶Si膜３３ａ上に形成されているた
め、Al電極形成において、ベースAl配線４７と
エミツタAl配線４６の間隔も幅ｃと同様に約3μ
ｍに抑えることができ、またベース拡散窓３２領
域の周辺段差部に配設されるAl配線はエミツタ
Al配線４６だけであり、各Al電極配線間のシヨ
ートが生じることはない。
さらに、p+形多結晶Si膜３３ａ、p+形領域３
５，４１、ｐ形領域３９′、n+形多結晶Si膜３３
ｂ、n+形コレクタウオール領域３１、n+形エミ
ツタ領域３６′は抵抗体としても使えるので、所
定シート抵抗値のものを選んで抵抗体として使う
ことができる。
５，４１、ｐ形領域３９′、n+形多結晶Si膜３３
ｂ、n+形コレクタウオール領域３１、n+形エミ
ツタ領域３６′は抵抗体としても使えるので、所
定シート抵抗値のものを選んで抵抗体として使う
ことができる。
また、前記製造方法によると、第４図Ｃに示す
ようにp+形多結晶Si膜３３ａとn+多結晶Si膜３３
ｂは、同一の多結晶Si膜３３から同時に形成でき
るので、工程数がふえずに簡単である。そして、
このｐ形多結晶Si膜３３ａはBSG膜３４からの
ボロン拡散とボロンイオン注入とにより高濃度に
ドーピングされるので、抵抗値は十分小さくな
り、ベース引出線が多結晶Si膜３３ａで形成され
ているにもかかわらず、トランジスタのベース抵
抗を十分小さくでき、高周波特性の一層の向上を
はかることができる。
ようにp+形多結晶Si膜３３ａとn+多結晶Si膜３３
ｂは、同一の多結晶Si膜３３から同時に形成でき
るので、工程数がふえずに簡単である。そして、
このｐ形多結晶Si膜３３ａはBSG膜３４からの
ボロン拡散とボロンイオン注入とにより高濃度に
ドーピングされるので、抵抗値は十分小さくな
り、ベース引出線が多結晶Si膜３３ａで形成され
ているにもかかわらず、トランジスタのベース抵
抗を十分小さくでき、高周波特性の一層の向上を
はかることができる。
またエミツタAl配線４６はn+形多結晶Si膜３
３ｂ上に形成されているので、シンター等におけ
るpn接合の破壊を防止でき前記半導体集積回路
装置を歩留り高く製造することができる。
３ｂ上に形成されているので、シンター等におけ
るpn接合の破壊を防止でき前記半導体集積回路
装置を歩留り高く製造することができる。
この発明の第２の実施例を第６図ＡないしＣに
基づいて説明する。この半導体装置の製造方法
は、前記第１の実施例における第４図Ｂの工程に
おいて、BSG膜３４のかわりにSiO2膜３０上の
多結晶Si膜３３上に約0.15μｍの不純物を含まな
いSiO2膜３４′を形成するものであり、以下にそ
の製造工程を詳述する。
基づいて説明する。この半導体装置の製造方法
は、前記第１の実施例における第４図Ｂの工程に
おいて、BSG膜３４のかわりにSiO2膜３０上の
多結晶Si膜３３上に約0.15μｍの不純物を含まな
いSiO2膜３４′を形成するものであり、以下にそ
の製造工程を詳述する。
(1) 前記第１の実施例と同様にして、ｐ形Si基板
２６にn+形埋込領域２７、ｎ形エピタキシヤ
ル層２８、p+形分離領域２９、SiO2膜３０を
形成する。そして、n+形コレクタウオール領
域３１、ベース拡散窓３２領域を形成する（こ
こまでの工程は前記第１の実施例の第４図Ａま
での工程と同一である）。
２６にn+形埋込領域２７、ｎ形エピタキシヤ
ル層２８、p+形分離領域２９、SiO2膜３０を
形成する。そして、n+形コレクタウオール領
域３１、ベース拡散窓３２領域を形成する（こ
こまでの工程は前記第１の実施例の第４図Ａま
での工程と同一である）。
(2) 次に約0.2μｍの多結晶Si膜３３′を形成する。
そして、さらにその上に約0.15μｍの不純物を
含まないSiO2膜３４′を形成し、ホトエツチ技
術によりベース拡散窓３２の一部とSiO2膜３
０上にSiO2膜３４′の一部を残す。
そして、さらにその上に約0.15μｍの不純物を
含まないSiO2膜３４′を形成し、ホトエツチ技
術によりベース拡散窓３２の一部とSiO2膜３
０上にSiO2膜３４′の一部を残す。
以下、第１の実施例と同様にAsシリカフイ
ルムによる拡散法あるいはAsのイオン注入に
より、SiO2膜３４′直下部を除く多結晶Si膜３
３′にAsをドーピングする。この場合、約
0.15μｍのSiO2膜３４′でもAsドーピングの選
択マスクとして機能を十分に果たすことができ
る（たとえば、Asの注入エネルギを小さく設
定することにより）。
ルムによる拡散法あるいはAsのイオン注入に
より、SiO2膜３４′直下部を除く多結晶Si膜３
３′にAsをドーピングする。この場合、約
0.15μｍのSiO2膜３４′でもAsドーピングの選
択マスクとして機能を十分に果たすことができ
る（たとえば、Asの注入エネルギを小さく設
定することにより）。
そしてN2ガス雰囲気中1000℃でアニールし
て、SiO2膜３４′直下部を除く多結晶Si膜３
３′をn+形の多結晶Si膜３３′ｂにかえ、また
n+形多結晶Si膜３３′ｂ直下に約0.2μｍのn+形
領域３６″を形成する。
て、SiO2膜３４′直下部を除く多結晶Si膜３
３′をn+形の多結晶Si膜３３′ｂにかえ、また
n+形多結晶Si膜３３′ｂ直下に約0.2μｍのn+形
領域３６″を形成する。
次にSi3N4膜３８′を形成し、ホトエツチ技
術によりエミツタ形成領域上に前記Si3N4膜３
８′の一部を残す。そして、SiO2膜３４′と
Si3N4膜３８′をマスクとしてn+形多結晶Si膜
３３′ｂおよびn+形領域３６″をエツチングし、
SiO2膜３４′直下に不純物を含まない多結晶Si
膜３３′を、そしてSi3N4膜３８′直下にn+形多
結晶Si膜３３′ｂ、その下にn+形エミツタ３
６″をそれぞれ残す。
術によりエミツタ形成領域上に前記Si3N4膜３
８′の一部を残す。そして、SiO2膜３４′と
Si3N4膜３８′をマスクとしてn+形多結晶Si膜
３３′ｂおよびn+形領域３６″をエツチングし、
SiO2膜３４′直下に不純物を含まない多結晶Si
膜３３′を、そしてSi3N4膜３８′直下にn+形多
結晶Si膜３３′ｂ、その下にn+形エミツタ３
６″をそれぞれ残す。
次に酸化雰囲気中でアニールして、露出した
ｎ形エピタキシヤル層２８の表面に約0.15μｍ
の膜厚で、そしてノンドープ、n+形多結晶Si膜
３３′，３３′ｂおよびn+形エミツタ領域３
６″の側面に約0.2μｍの膜厚でそれぞれSiO2膜
４０′を形成する。
ｎ形エピタキシヤル層２８の表面に約0.15μｍ
の膜厚で、そしてノンドープ、n+形多結晶Si膜
３３′，３３′ｂおよびn+形エミツタ領域３
６″の側面に約0.2μｍの膜厚でそれぞれSiO2膜
４０′を形成する。
次に60KeV、１×1013atoms／cm2のボロンを
si基板２６表面からイオン注入し、N2ガス雰
囲気中800℃でアニールして、n+形エミツタ領
域３６″直下にベース幅約0.1μｍのｐ形ベース
領域３９″を、そしてSiO2膜４０′下と多結晶
Si膜３３′下の一部にｐ形領域３９を形成す
る（第６図Ａ）。
si基板２６表面からイオン注入し、N2ガス雰
囲気中800℃でアニールして、n+形エミツタ領
域３６″直下にベース幅約0.1μｍのｐ形ベース
領域３９″を、そしてSiO2膜４０′下と多結晶
Si膜３３′下の一部にｐ形領域３９を形成す
る（第６図Ａ）。
(3) 次に約60KeV、１×1015atoms／cm2のボロン
をイオン注入して、SiO2膜４０′直下にp+形領
域４１′を形成する。このとき、同時にSiO2膜
３４′直下の多結晶Si膜３３′にもボロンがイオ
ン注入されて、p+形多結晶Si膜３３′ａになる
（第６図Ｂ）。
をイオン注入して、SiO2膜４０′直下にp+形領
域４１′を形成する。このとき、同時にSiO2膜
３４′直下の多結晶Si膜３３′にもボロンがイオ
ン注入されて、p+形多結晶Si膜３３′ａになる
（第６図Ｂ）。
(4) 次にN2ガス雰囲気中1000℃でアニールし、
p+形領域４１′およびp+形多結晶Si膜３３′ａ
を拡散源としてエミツタ形成領域を除くベース
拡散窓３２領域にp+形ベースコンタクト領域
４２′を形成する。
p+形領域４１′およびp+形多結晶Si膜３３′ａ
を拡散源としてエミツタ形成領域を除くベース
拡散窓３２領域にp+形ベースコンタクト領域
４２′を形成する。
次にSi3N4膜３８′を除去し、ホトエツチ技
術によりエミツタ、ベース、コレクタの各コン
タクト窓を形成する。そしてこれらのコンタク
ト窓にエミツタAl配線４６′、ベースAl配線４
７′、コレクタAl配線４８′をそれぞれ形成す
る（第６図Ｃ）。
術によりエミツタ、ベース、コレクタの各コン
タクト窓を形成する。そしてこれらのコンタク
ト窓にエミツタAl配線４６′、ベースAl配線４
７′、コレクタAl配線４８′をそれぞれ形成す
る（第６図Ｃ）。
このようにしたため、エミツタベース接合は平
坦でベース・コレクタ面積を小さくでき、前記第
１の実施例と同様の高fTの得られる構造とするこ
とができる。
坦でベース・コレクタ面積を小さくでき、前記第
１の実施例と同様の高fTの得られる構造とするこ
とができる。
また各Al電極配線間のシヨートが生ずること
もない。
もない。
なお、SiO2膜３４′に替えて第１の実施例と同
様に約0.15μｍのBSG膜３４で構成してもよく、
この場合にはBSG膜３４からのボロン拡散とボ
ロンイオン注入により多結晶Si膜３３′はさらに
高濃度のp+形多結晶Si膜３３′ａとなり、p+形多
結晶Si膜３３′ａの抵抗値およびベースコンタク
ト領域４２′のシート抵抗値をさらに小さくする
ことができる。したがつて、トランジスタのベー
ス抵抗が小さくなり、さらにトランジスタの高周
波特性を改善できる。
様に約0.15μｍのBSG膜３４で構成してもよく、
この場合にはBSG膜３４からのボロン拡散とボ
ロンイオン注入により多結晶Si膜３３′はさらに
高濃度のp+形多結晶Si膜３３′ａとなり、p+形多
結晶Si膜３３′ａの抵抗値およびベースコンタク
ト領域４２′のシート抵抗値をさらに小さくする
ことができる。したがつて、トランジスタのベー
ス抵抗が小さくなり、さらにトランジスタの高周
波特性を改善できる。
なお、第１、第２の実施例において、多結晶シ
リコンのかわりに無定形（アモルフアス）シリコ
ンを用いても同様の効果を上げることができる。
リコンのかわりに無定形（アモルフアス）シリコ
ンを用いても同様の効果を上げることができる。
この発明の第３の実施例を第７図に示す。すな
わち、この半導体装置の製造方法は、前記第１お
よび第２の実施例をダブルベース構造のトランジ
スタの製造に適用したものであり、同図に基づい
て以下に詳述する。
わち、この半導体装置の製造方法は、前記第１お
よび第２の実施例をダブルベース構造のトランジ
スタの製造に適用したものであり、同図に基づい
て以下に詳述する。
４９はコレクタ領域、３２′はベース拡散窓領
域、３３″ａはp+形多結晶Si膜領域（ベース引出
線）、５０はエミツタコンタクト領域、５１はベ
ースコンタクト領域、５２はコレクタコンタクト
領域、４６″はエミツタAl配線、４７″はベース
Al配線、４８″はコレクタAl配線である。
域、３３″ａはp+形多結晶Si膜領域（ベース引出
線）、５０はエミツタコンタクト領域、５１はベ
ースコンタクト領域、５２はコレクタコンタクト
領域、４６″はエミツタAl配線、４７″はベース
Al配線、４８″はコレクタAl配線である。
このときもベースコンタクト領域５１の幅は、
シングルベース構造と比べ約２倍になるので、約
6μｍとなり、従来の方法と比べ大幅に小さくな
る。
シングルベース構造と比べ約２倍になるので、約
6μｍとなり、従来の方法と比べ大幅に小さくな
る。
またエミツタ・コレクタAl配線間距離ｅもエ
ミツタコンタクト領域５０とp+形多結晶Si領域３
３″ａ間は約1μｍ、ベース拡散窓領域３２′上の
p+形多結晶Si領域３３″ａの幅は約2μｍ、ベース
拡散窓領域３２′とコレクタAl配線４８″間は約
2μｍにすればよいので合計5μｍになる。
ミツタコンタクト領域５０とp+形多結晶Si領域３
３″ａ間は約1μｍ、ベース拡散窓領域３２′上の
p+形多結晶Si領域３３″ａの幅は約2μｍ、ベース
拡散窓領域３２′とコレクタAl配線４８″間は約
2μｍにすればよいので合計5μｍになる。
このようにダブルベース構造のトランジスタに
おいても、ベース・コレクタ面積が大幅に小さく
なるだけでなく、エミツタ・コレクタAl配線間
距離も短くなるので、コレクタ・Si基板間の接合
容量やトランジスタ面積を小さくすることができ
る。
おいても、ベース・コレクタ面積が大幅に小さく
なるだけでなく、エミツタ・コレクタAl配線間
距離も短くなるので、コレクタ・Si基板間の接合
容量やトランジスタ面積を小さくすることができ
る。
以上のように、この発明の半導体装置の製造方
法は、第１導電形半導体基板上に形成した第１絶
縁膜の一部領域にベース拡散窓を開口する拡散窓
形成工程と、前記半導体基板上に多結晶Si膜を形
成する多結晶Si膜形成工程と、前記ベース拡散窓
領域の開口縁付近から前記第１絶縁膜表面にわた
る前記多結晶Si膜上に第２導電形形成用不純物を
含む第２絶縁膜を形成する第２絶縁膜形成工程
と、前記ベース拡散窓領域の開口縁付近から前記
第１絶縁膜表面にわたる前記第２絶縁膜下部の多
結晶Si膜に第２導電形領域を形成し、前記第２絶
縁膜下部を除く部分の多結晶Si膜に第１導電形領
域を形成する拡散工程と、前記ベース拡散窓領域
に露出する前記多結晶Si膜のうちのエミツタ形成
領域に耐酸化性膜を形成しこの耐酸化性膜と前記
第２絶縁膜とをマスクとして前記多結晶Si膜およ
び前記第１導電形領域の一部をエツチング除去し
残る第１導電形領域をエミツタとするエミツタ形
成工程と、前記エツチング処理面を酸化して第３
絶縁膜を形成しこの第３絶縁膜を介してイオン注
入し前記第２絶縁膜の下部から前記第３絶縁膜の
下部にかけて第２導電形のベースコンタクト領域
を、前記エミツタの直下部に第２導電形のベース
をそれぞれ形成するベース・ベースコンタクト領
域形成工程と、前記第２絶縁膜の前記第１絶縁膜
と重なる一部領域に開口を形成しこの開口より前
記多結晶Si膜に少なくともSiを含むベース電極を
接合形成するベース電極形成工程と、前記耐酸化
性膜を除去し前記多結晶Si膜を介してエミツタに
少なくともSiを含むエミツタ電極を接合形成する
エミツタ電極形成工程とを含むので、高周波特性
に優れ電極配線間に余裕を保つてサイズの小形化
を可能とした電極間シヨートのない半導体装置を
容易にかつ歩留りよく製造することができ、しか
も得られた半導体装置の信頼性を向上させること
ができるなどの効果を有する。
法は、第１導電形半導体基板上に形成した第１絶
縁膜の一部領域にベース拡散窓を開口する拡散窓
形成工程と、前記半導体基板上に多結晶Si膜を形
成する多結晶Si膜形成工程と、前記ベース拡散窓
領域の開口縁付近から前記第１絶縁膜表面にわた
る前記多結晶Si膜上に第２導電形形成用不純物を
含む第２絶縁膜を形成する第２絶縁膜形成工程
と、前記ベース拡散窓領域の開口縁付近から前記
第１絶縁膜表面にわたる前記第２絶縁膜下部の多
結晶Si膜に第２導電形領域を形成し、前記第２絶
縁膜下部を除く部分の多結晶Si膜に第１導電形領
域を形成する拡散工程と、前記ベース拡散窓領域
に露出する前記多結晶Si膜のうちのエミツタ形成
領域に耐酸化性膜を形成しこの耐酸化性膜と前記
第２絶縁膜とをマスクとして前記多結晶Si膜およ
び前記第１導電形領域の一部をエツチング除去し
残る第１導電形領域をエミツタとするエミツタ形
成工程と、前記エツチング処理面を酸化して第３
絶縁膜を形成しこの第３絶縁膜を介してイオン注
入し前記第２絶縁膜の下部から前記第３絶縁膜の
下部にかけて第２導電形のベースコンタクト領域
を、前記エミツタの直下部に第２導電形のベース
をそれぞれ形成するベース・ベースコンタクト領
域形成工程と、前記第２絶縁膜の前記第１絶縁膜
と重なる一部領域に開口を形成しこの開口より前
記多結晶Si膜に少なくともSiを含むベース電極を
接合形成するベース電極形成工程と、前記耐酸化
性膜を除去し前記多結晶Si膜を介してエミツタに
少なくともSiを含むエミツタ電極を接合形成する
エミツタ電極形成工程とを含むので、高周波特性
に優れ電極配線間に余裕を保つてサイズの小形化
を可能とした電極間シヨートのない半導体装置を
容易にかつ歩留りよく製造することができ、しか
も得られた半導体装置の信頼性を向上させること
ができるなどの効果を有する。
第１図ＡないしＣは従来例を示す製造工程説明
図、第２図は従来例の平面図、第３図は従来例の
他の例を示す平面図、第４図ＡないしＧはこの発
明の第１の実施例を示す製造工程説明図、第５図
はその平面図、第６図ＡないしＣはこの発明の第
２の実施例を示す製造工程説明図、第７図はこの
発明の第３の実施例を示す平面図である。 ２６……ｐ形Si基板（半導体基板）、２７……
n+形埋込領域、２８……ｎ形エピタキシヤル層
（コレクタ領域）、２９……p+形分離領域、３０
……SiO2膜（第１絶縁膜）、３１……n+形コレク
タウオール領域（コレクタ領域）、３２，３２′…
…ベース拡散窓、３３，３３′……多結晶Si膜、
３３ａ，３３′ａ，３３″ａ……p+形多結晶Si膜）
（ース引出線）、３３ｂ，３３′ｂ……n+形多結晶
Si膜、３４……BSG膜（第２絶縁膜）、３４′…
…SiO2膜（第２絶縁膜）、３５……p+形領域、３
６，３６″……n+形領域、３６′，３６″……n+形
エミツタ領域、３８，３８′……Si3N4膜（耐酸
化性膜）、３９，３９″……ｐ形ベース領域、３
９′，３９……ｐ形領域、４０，４０′……
SiO2膜（第３絶縁膜）、４１，４１′……p+形領
域、４２……p+形ベースコンタクト領域、４３
……エミツタコンタクト窓、４４……ベースコン
タクト窓、４５……コレクタコンタクト窓、４
６，４６′，４６″……エミツタAl配線（エミツ
タ電極）、４７，４７′，４７″……ベースAl配線
（ベース電極）、４８，４８，４８″……コレクタ
Al配線（コレクタ電極）、４９……コレクタ領
域、５０……エミツタコンタクト領域、５１……
ベースコンタクト領域。
図、第２図は従来例の平面図、第３図は従来例の
他の例を示す平面図、第４図ＡないしＧはこの発
明の第１の実施例を示す製造工程説明図、第５図
はその平面図、第６図ＡないしＣはこの発明の第
２の実施例を示す製造工程説明図、第７図はこの
発明の第３の実施例を示す平面図である。 ２６……ｐ形Si基板（半導体基板）、２７……
n+形埋込領域、２８……ｎ形エピタキシヤル層
（コレクタ領域）、２９……p+形分離領域、３０
……SiO2膜（第１絶縁膜）、３１……n+形コレク
タウオール領域（コレクタ領域）、３２，３２′…
…ベース拡散窓、３３，３３′……多結晶Si膜、
３３ａ，３３′ａ，３３″ａ……p+形多結晶Si膜）
（ース引出線）、３３ｂ，３３′ｂ……n+形多結晶
Si膜、３４……BSG膜（第２絶縁膜）、３４′…
…SiO2膜（第２絶縁膜）、３５……p+形領域、３
６，３６″……n+形領域、３６′，３６″……n+形
エミツタ領域、３８，３８′……Si3N4膜（耐酸
化性膜）、３９，３９″……ｐ形ベース領域、３
９′，３９……ｐ形領域、４０，４０′……
SiO2膜（第３絶縁膜）、４１，４１′……p+形領
域、４２……p+形ベースコンタクト領域、４３
……エミツタコンタクト窓、４４……ベースコン
タクト窓、４５……コレクタコンタクト窓、４
６，４６′，４６″……エミツタAl配線（エミツ
タ電極）、４７，４７′，４７″……ベースAl配線
（ベース電極）、４８，４８，４８″……コレクタ
Al配線（コレクタ電極）、４９……コレクタ領
域、５０……エミツタコンタクト領域、５１……
ベースコンタクト領域。
Claims (1)
- １ 第１導電形半導体基板上に形成した第１絶縁
膜の一部領域にベース拡散窓を開口する拡散窓形
成工程と、前記半導体基板上に多結晶Si膜を形成
する多結晶Si膜形成工程と、前記ベース拡散窓領
域の開口縁付近から前記第１絶縁膜表面にわたる
前記多結晶Si膜上に第２導電形形成用不純物を含
む第２絶縁膜を形成する第２絶縁膜形成工程と、
前記ベース拡散窓領域の開口縁付近から前記第１
絶縁膜表面にわたる前記第２絶縁膜下部の多結晶
Si膜に第２導電形領域を形成し、前記第２絶縁膜
下部を除く部分の多結晶Si膜に第１導電形領域を
形成する拡散工程と、前記ベース拡散窓領域に露
出する前記多結晶Si膜のうちのエミツタ形成領域
に耐酸化性膜を形成しこの耐酸化性膜と前記第２
絶縁膜とマスクとして前記多結晶Si膜および前記
第１導電形領域の一部をエツチング除去し残る第
１導電形領域をエミツタとするエミツタ形成工程
と、前記エツチング処理面を酸化して第３絶縁膜
を形成しこの第３絶縁膜を介してイオン注入し前
記第２絶縁膜の下部から前記第３絶縁膜の下部に
かけて第２導電形のヘースコンタクト領域を、前
記エミツタの直下部に第２導電形のベースをそれ
ぞれ形成するベース・ベースコンタクト領域形成
工程と、前記第２絶縁膜の前記第１絶縁膜と重な
る一部領域に開口を形成しこの開口より前記多結
晶Si膜に少なくともSiを含むベース電極を接合形
成するベース電極形成工程と、前記耐酸化性膜を
除去し前記多結晶Si膜を介してエミツタに少なく
ともSiを含むエミツタ電極を接合形成するエミツ
タ電極形成工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21239081A JPS58110074A (ja) | 1981-12-23 | 1981-12-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21239081A JPS58110074A (ja) | 1981-12-23 | 1981-12-23 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58110074A JPS58110074A (ja) | 1983-06-30 |
| JPH0358172B2 true JPH0358172B2 (ja) | 1991-09-04 |
Family
ID=16621786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21239081A Granted JPS58110074A (ja) | 1981-12-23 | 1981-12-23 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58110074A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59960A (ja) * | 1982-06-25 | 1984-01-06 | Matsushita Electronics Corp | 半導体装置およびその製造方法 |
| JPS60103669A (ja) * | 1983-11-10 | 1985-06-07 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| JPS63281455A (ja) * | 1987-05-13 | 1988-11-17 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH025464A (ja) * | 1988-06-24 | 1990-01-10 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553686A (en) * | 1978-06-23 | 1980-01-11 | Matsushita Electric Ind Co Ltd | Preparation of semiconductor device |
| JPS5679469A (en) * | 1979-11-30 | 1981-06-30 | Matsushita Electric Ind Co Ltd | Semiconductor device and its preparing method |
| JPS56161654A (en) * | 1980-05-16 | 1981-12-12 | Matsushita Electric Ind Co Ltd | Semiconductor ic device and manufacture thereof |
-
1981
- 1981-12-23 JP JP21239081A patent/JPS58110074A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553686A (en) * | 1978-06-23 | 1980-01-11 | Matsushita Electric Ind Co Ltd | Preparation of semiconductor device |
| JPS5679469A (en) * | 1979-11-30 | 1981-06-30 | Matsushita Electric Ind Co Ltd | Semiconductor device and its preparing method |
| JPS56161654A (en) * | 1980-05-16 | 1981-12-12 | Matsushita Electric Ind Co Ltd | Semiconductor ic device and manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58110074A (ja) | 1983-06-30 |
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