JPH0254662B2 - - Google Patents
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- JPH0254662B2 JPH0254662B2 JP57223614A JP22361482A JPH0254662B2 JP H0254662 B2 JPH0254662 B2 JP H0254662B2 JP 57223614 A JP57223614 A JP 57223614A JP 22361482 A JP22361482 A JP 22361482A JP H0254662 B2 JPH0254662 B2 JP H0254662B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の製造方法に係り、特に
バイポーラ形半導体集積回路装置（以下「BIP・
IC」という。）におけるトランジスタの電極引き
出し部の形成方法の改良に関するものである。
バイポーラ形半導体集積回路装置（以下「BIP・
IC」という。）におけるトランジスタの電極引き
出し部の形成方法の改良に関するものである。
一般に、BIP・ICにおけるトランジスタは、pn
接合分離、選択酸化技術を用いた酸化膜分離、ま
たは三重拡散を用いる方法などによつて電気的に
独立した島内に形成される。ここでは酸化膜分離
法によつてnpnトランジスタを形成する方法につ
いて述べる。勿論、これ以外の上記各種分離法を
用いる場合、さらにはpnpトランジスタについて
も適用できるものである。
接合分離、選択酸化技術を用いた酸化膜分離、ま
たは三重拡散を用いる方法などによつて電気的に
独立した島内に形成される。ここでは酸化膜分離
法によつてnpnトランジスタを形成する方法につ
いて述べる。勿論、これ以外の上記各種分離法を
用いる場合、さらにはpnpトランジスタについて
も適用できるものである。
第１図ａ〜ｅは従来の製造方法の主要工程段階
における状態を示す断面図である。以下この図に
ついて従来の方法を簡単に説明する。低不純物濃
度のｐ形（p-形）シリコン基板１にコレクタ埋
込層となる高不純物濃度のｎ形（n+形）層２を
選択的に形成した後、それらの上にn-形エピタ
キシヤル層３を成長させる。〔第１図ａ〕。次に、
下敷酸化膜１０１の上に形成した窒化膜２０１を
マスクとして選択酸化を施して厚い分離酸化膜１
０２を形成するが、このときこの分離酸化膜１０
２の下にはチヤネルカツト用のｐ形層４が同時に
形成される〔第１図ｂ〕。次に、上述の選択酸化
用のマスクとして用いた窒化膜２０１を下敷酸化
膜１０１とともに除去して、あらためてイオン注
入保護用の酸化膜１０３を形成し、ホトレジスト
膜（この段階でのホトレジスト膜は図示せず）を
マスクとし外部ベース層となるp+形層５を、更
に、上記ホトレジスト膜を除去し、あらためてホ
トレジスト膜３０１を形成し、これをマスクとし
て活性ベース層となるｐ形層６をイオン注入法に
よつて形成する〔第１図ｃ〕。つづいて、ホトレ
ジスト膜３０１を除去し、一般にホスシリートガ
ラス（PSG）からなるパツシベーシヨン膜４０
１を被着させ、ベースイオン注入層５，６のアニ
ールとPSG膜４０１の焼しめとをかねた熱処理
を行なつて、中間段階の外部ベース層５１および
活性ベース層６１とした後、PSG膜４０１に所
要の開口７０および８０を形成して、イオン注入
法によつてエミツタ層となるべきn+形層７およ
びコレクタ電極取り出し層となるべきn+形層８
を形成する〔第１図ｄ〕。その後、各イオン注入
層をアニールして、外部ベース層５２および活性
ベース層６２を完成させるとともにエミツタ層７
１およびコレクタ電極取り出し層８１を形成した
後に、ベース電極取り出し用の開口５０を形成
し、各開口部５０，７０および８０に電極の突き
抜け防止用の金属シリサイド〔白金シリサイド
（Pt−Si）、パラジウムシリサイド（Pd−Si）な
ど〕膜５０１を形成した上で、アルミニウム
（Al）のような低抵抗金属によつてベース電極配
線９、エミツタ電極配線１０およびコレクタ電極
配線１１を形成する。〔第１図ｅ〕。
における状態を示す断面図である。以下この図に
ついて従来の方法を簡単に説明する。低不純物濃
度のｐ形（p-形）シリコン基板１にコレクタ埋
込層となる高不純物濃度のｎ形（n+形）層２を
選択的に形成した後、それらの上にn-形エピタ
キシヤル層３を成長させる。〔第１図ａ〕。次に、
下敷酸化膜１０１の上に形成した窒化膜２０１を
マスクとして選択酸化を施して厚い分離酸化膜１
０２を形成するが、このときこの分離酸化膜１０
２の下にはチヤネルカツト用のｐ形層４が同時に
形成される〔第１図ｂ〕。次に、上述の選択酸化
用のマスクとして用いた窒化膜２０１を下敷酸化
膜１０１とともに除去して、あらためてイオン注
入保護用の酸化膜１０３を形成し、ホトレジスト
膜（この段階でのホトレジスト膜は図示せず）を
マスクとし外部ベース層となるp+形層５を、更
に、上記ホトレジスト膜を除去し、あらためてホ
トレジスト膜３０１を形成し、これをマスクとし
て活性ベース層となるｐ形層６をイオン注入法に
よつて形成する〔第１図ｃ〕。つづいて、ホトレ
ジスト膜３０１を除去し、一般にホスシリートガ
ラス（PSG）からなるパツシベーシヨン膜４０
１を被着させ、ベースイオン注入層５，６のアニ
ールとPSG膜４０１の焼しめとをかねた熱処理
を行なつて、中間段階の外部ベース層５１および
活性ベース層６１とした後、PSG膜４０１に所
要の開口７０および８０を形成して、イオン注入
法によつてエミツタ層となるべきn+形層７およ
びコレクタ電極取り出し層となるべきn+形層８
を形成する〔第１図ｄ〕。その後、各イオン注入
層をアニールして、外部ベース層５２および活性
ベース層６２を完成させるとともにエミツタ層７
１およびコレクタ電極取り出し層８１を形成した
後に、ベース電極取り出し用の開口５０を形成
し、各開口部５０，７０および８０に電極の突き
抜け防止用の金属シリサイド〔白金シリサイド
（Pt−Si）、パラジウムシリサイド（Pd−Si）な
ど〕膜５０１を形成した上で、アルミニウム
（Al）のような低抵抗金属によつてベース電極配
線９、エミツタ電極配線１０およびコレクタ電極
配線１１を形成する。〔第１図ｅ〕。
第２図はこの従来方法で製造されたトランジス
タの平面パターン図である。ところで、トランジ
スタの周波数特性はベース・コレクタ容量および
ベース抵抗などに依存し、周波数特性の向上には
これらを小さくする必要がある。上記構造ではベ
ース抵抗を低下するためにp+形外部ベース層５
２を設けたのであるが、これはベース・コレクタ
容量の増大を招くという欠点がある。また、ベー
ス抵抗はエミツタ層７１とベース電極取り出し開
口５０との距離D1にも依存し、従来のものでは
ベース電極配線９とエミツタ電極配線１０との間
隔と各電極配線９，１０の各開口５０，７０から
のはみ出し分との合計距離となつており、ホトエ
ツチングの精度を向上して電極配線間隔を小さく
しても、上記はみ出し分はどうしても残る。
タの平面パターン図である。ところで、トランジ
スタの周波数特性はベース・コレクタ容量および
ベース抵抗などに依存し、周波数特性の向上には
これらを小さくする必要がある。上記構造ではベ
ース抵抗を低下するためにp+形外部ベース層５
２を設けたのであるが、これはベース・コレクタ
容量の増大を招くという欠点がある。また、ベー
ス抵抗はエミツタ層７１とベース電極取り出し開
口５０との距離D1にも依存し、従来のものでは
ベース電極配線９とエミツタ電極配線１０との間
隔と各電極配線９，１０の各開口５０，７０から
のはみ出し分との合計距離となつており、ホトエ
ツチングの精度を向上して電極配線間隔を小さく
しても、上記はみ出し分はどうしても残る。
この発明は以上のような点に鑑みてなされたも
ので、エミツタにセルフアライン（自己整合）的
にベースコンタクトを開けるとともに、そのベー
ス電極をポリシリコン膜と金属シリサイド膜との
重畳層を介して活性ベース領域から直接取り出す
ようにすることによつて、エミツタ層とベース電
極開口との距離の中に両電極配線の各開口からの
はみ出し分を組み入れる要がなく、上記距離を短
縮でき、しかも高不純物濃度の外部ベース層を用
いずにベース・コレクタ容量の増大の生じない半
導体装置の製造方法を提供することを目的として
いる。
ので、エミツタにセルフアライン（自己整合）的
にベースコンタクトを開けるとともに、そのベー
ス電極をポリシリコン膜と金属シリサイド膜との
重畳層を介して活性ベース領域から直接取り出す
ようにすることによつて、エミツタ層とベース電
極開口との距離の中に両電極配線の各開口からの
はみ出し分を組み入れる要がなく、上記距離を短
縮でき、しかも高不純物濃度の外部ベース層を用
いずにベース・コレクタ容量の増大の生じない半
導体装置の製造方法を提供することを目的として
いる。
第３図ａ〜ｅはこの発明の一実施例になる製造
方法の主要工程段階における状態を示す断面図
で、第１図の従来例と同等部分は同一符号で示
す。まず、第１図ｂに示す状態までは従来と同様
に、p-形シリコン基板１にn+形コレクタ埋込層
２、n-形エピタキシヤル層３、チヤネルカツト
用ｐ形層４および分離用酸化膜１０２を形成した
後、第１図ｂにおける窒化膜２０１および下敷酸
化膜１０１を除去し、あらためてイオン注入保護
用の酸化膜１０３を形成し、図示しないホトレジ
ストマスクを介して活性ベース層となるｐ形層６
をイオン注入法によつて形成し、ベース電極開口
となるべき領域近傍の上記酸化膜１０３を除去
し、その除去部分を含めて全上面にポリシリコン
膜６０１を被着させる〔第３図ａ〕。次に、ポリ
シリコン膜６０１の表面にｐ形不純物を全面に導
入してから、シンタリングを行なうことによつて
ｐ形層６を中間段階の活性ベース領域６１とした
後、ポリシリコン膜６０１を選択エツチング除去
し、改めて酸化を行つて酸化膜１０３があつた位
置に酸化膜１０５、残されたポリシリコン膜６０
１の上に酸化膜１０６を形成し、更に全上面に
PSG膜４０１を形成する〔第３図ｂ〕。次にホト
レジストマスク（図示せず）を用いた選択エツチ
ングによつて、エミツタ層およびコレクタ電極取
り出し層となるべき領域の酸化膜１０５，１０６
およびPSG膜４０１を除去し、ポリシリコン膜
６０２を被着させて、このポリシリコン膜にｎ形
不純物を高濃度にイオン注入した後ドライブを行
ない該ポリシリコン膜から拡散させてエミツタ層
となるべきn+形層７１およびコレクタ電極取り
出し層となるべきn+形層８１を形成する〔第３
図ｃ〕。
方法の主要工程段階における状態を示す断面図
で、第１図の従来例と同等部分は同一符号で示
す。まず、第１図ｂに示す状態までは従来と同様
に、p-形シリコン基板１にn+形コレクタ埋込層
２、n-形エピタキシヤル層３、チヤネルカツト
用ｐ形層４および分離用酸化膜１０２を形成した
後、第１図ｂにおける窒化膜２０１および下敷酸
化膜１０１を除去し、あらためてイオン注入保護
用の酸化膜１０３を形成し、図示しないホトレジ
ストマスクを介して活性ベース層となるｐ形層６
をイオン注入法によつて形成し、ベース電極開口
となるべき領域近傍の上記酸化膜１０３を除去
し、その除去部分を含めて全上面にポリシリコン
膜６０１を被着させる〔第３図ａ〕。次に、ポリ
シリコン膜６０１の表面にｐ形不純物を全面に導
入してから、シンタリングを行なうことによつて
ｐ形層６を中間段階の活性ベース領域６１とした
後、ポリシリコン膜６０１を選択エツチング除去
し、改めて酸化を行つて酸化膜１０３があつた位
置に酸化膜１０５、残されたポリシリコン膜６０
１の上に酸化膜１０６を形成し、更に全上面に
PSG膜４０１を形成する〔第３図ｂ〕。次にホト
レジストマスク（図示せず）を用いた選択エツチ
ングによつて、エミツタ層およびコレクタ電極取
り出し層となるべき領域の酸化膜１０５，１０６
およびPSG膜４０１を除去し、ポリシリコン膜
６０２を被着させて、このポリシリコン膜にｎ形
不純物を高濃度にイオン注入した後ドライブを行
ない該ポリシリコン膜から拡散させてエミツタ層
となるべきn+形層７１およびコレクタ電極取り
出し層となるべきn+形層８１を形成する〔第３
図ｃ〕。
つぎに、上記拡散源となつたポリシリコン膜部
分６０２，６０３のみを残すように選択エツチン
グした後、レジスト膜３０２をマスクとしてベー
ス・コンタクトの窓開けをう〔第３図ｄ〕。この
とき、レジスト膜３０２は上記エミツタ層形成の
ポリシリコン膜６０２の内部になるようにして、
上記ポリシリコン膜を一部マスクとしてベース・
コンタクトとそれに続くポリシリコン膜６０１上
の酸化膜１０６、PSG膜４０１をエツチング除
去している。次いで、Pt、Pd、Ti、Ｗ、Moなど
のシリコンおよびポリシリコン膜との間に金属シ
リサイドを形成する金属層（図示せず）を全上面
に蒸着またはスパツタリングによつて形成した
後、シンタリングを行なつて金属シリサイド膜５
０１，５０２，５０３，５０４をシリコン基体の
露出面およびポリシリコン膜６０１，６０２，６
０３表面の上に形成してから金属シリサイド膜を
残して金属層を王水などでエツチング除去したの
ち、パツシベーシヨン用窒化膜２０２（酸化膜で
もよい）を被着させる。次いでこの窒化膜２０２
に選択エツチングを施してベース電極用コンタク
ト孔５０、エミツタ電極用コンタクト孔７０およ
びコレクタ電極用コンタクト孔８０を形成した
後、例えばAlなどの低抵抗金属によつてベース
電極配線９、エミツタ電極配線１０およびコレク
タ電極配線１１をそれぞれ形成する〔第３図ｅ〕。
分６０２，６０３のみを残すように選択エツチン
グした後、レジスト膜３０２をマスクとしてベー
ス・コンタクトの窓開けをう〔第３図ｄ〕。この
とき、レジスト膜３０２は上記エミツタ層形成の
ポリシリコン膜６０２の内部になるようにして、
上記ポリシリコン膜を一部マスクとしてベース・
コンタクトとそれに続くポリシリコン膜６０１上
の酸化膜１０６、PSG膜４０１をエツチング除
去している。次いで、Pt、Pd、Ti、Ｗ、Moなど
のシリコンおよびポリシリコン膜との間に金属シ
リサイドを形成する金属層（図示せず）を全上面
に蒸着またはスパツタリングによつて形成した
後、シンタリングを行なつて金属シリサイド膜５
０１，５０２，５０３，５０４をシリコン基体の
露出面およびポリシリコン膜６０１，６０２，６
０３表面の上に形成してから金属シリサイド膜を
残して金属層を王水などでエツチング除去したの
ち、パツシベーシヨン用窒化膜２０２（酸化膜で
もよい）を被着させる。次いでこの窒化膜２０２
に選択エツチングを施してベース電極用コンタク
ト孔５０、エミツタ電極用コンタクト孔７０およ
びコレクタ電極用コンタクト孔８０を形成した
後、例えばAlなどの低抵抗金属によつてベース
電極配線９、エミツタ電極配線１０およびコレク
タ電極配線１１をそれぞれ形成する〔第３図ｅ〕。
第４図はこのようにして製造された従来法の第
２図に対応するトランジスタの平面パターン図
で、図に示すように、エミツタ層７１とベース電
極９につながつているポリシリコン膜６０１およ
び金属シリサイド膜５０１との距離D2は拡散の
ための窓開け部（７１に相当）と拡散源となるポ
リシリコン膜６０２との重ね合せ部分で決まるの
で、従来の第２図に示した距離D1に比して小さ
くできる。ベース抵抗はその分だけ小さくなるの
みでなく、従来のp+形外部ベース層５２（数＋
Ω／口〜100Ω／口）の代りに低比抵抗の金属シ
リサイド膜５０１（数Ω／口〜数＋Ω／口）を用
いたので小さくなる。更に、p+形外部ベース層
５２を用いず、ベース層６２自体若干小さくなつ
ているので、ベース・コレクタ容量も小さくな
り、トランジスタの周波数特性は改良される。
２図に対応するトランジスタの平面パターン図
で、図に示すように、エミツタ層７１とベース電
極９につながつているポリシリコン膜６０１およ
び金属シリサイド膜５０１との距離D2は拡散の
ための窓開け部（７１に相当）と拡散源となるポ
リシリコン膜６０２との重ね合せ部分で決まるの
で、従来の第２図に示した距離D1に比して小さ
くできる。ベース抵抗はその分だけ小さくなるの
みでなく、従来のp+形外部ベース層５２（数＋
Ω／口〜100Ω／口）の代りに低比抵抗の金属シ
リサイド膜５０１（数Ω／口〜数＋Ω／口）を用
いたので小さくなる。更に、p+形外部ベース層
５２を用いず、ベース層６２自体若干小さくなつ
ているので、ベース・コレクタ容量も小さくな
り、トランジスタの周波数特性は改良される。
なお、コンタクト孔形成時の被膜として窒化膜
２０２を用いたのは、開口としてはPSG膜４０
１が窒化膜２０２のエツチング時にストツパーと
して働くためで、従つて、窒化膜２０２への開口
はPSG膜４０１の開口より若干大きめにするこ
とができる。ただし、コンタクト孔のエツチング
を十分制御することで、勿論窒化膜２０２のかわ
りにPSG膜などの酸化膜でもよい。
２０２を用いたのは、開口としてはPSG膜４０
１が窒化膜２０２のエツチング時にストツパーと
して働くためで、従つて、窒化膜２０２への開口
はPSG膜４０１の開口より若干大きめにするこ
とができる。ただし、コンタクト孔のエツチング
を十分制御することで、勿論窒化膜２０２のかわ
りにPSG膜などの酸化膜でもよい。
さらに、エミツタ拡散層７１は低比抵抗の金属
シリサイドの付いたポリシリコン膜６０２を介し
て電極１０に結つているので、ベース低抗をさら
に下げる方法として、第５図および第６図のよう
にトランジスタを構成することが可能である。つ
まり、エミツタ拡散層７１の周辺３方からベース
電極９に結ながる金属シリサイド膜５０１を形成
することによつてベース抵抗が第４図の場合の半
分以下になる。また、第４図での距離D2はポリ
シリコン膜６０２のエツチング時の写真製版での
重ね合せ精度によつては変動し、例えば設計上
2μｍの重ね合せでも、精度（エツチングを含め
て）が±1.0μｍならばD2＝1μｍ〜3μｍとなるが、
第５図のようにエミツタ拡散層７１に対して金属
シリサイド膜５０１を形成すると、 D2＝D2a＋D2b／２＝2.0＋1.0＋2.0−1.0／２＝2.0μｍ となつて設計通りとなる。
シリサイドの付いたポリシリコン膜６０２を介し
て電極１０に結つているので、ベース低抗をさら
に下げる方法として、第５図および第６図のよう
にトランジスタを構成することが可能である。つ
まり、エミツタ拡散層７１の周辺３方からベース
電極９に結ながる金属シリサイド膜５０１を形成
することによつてベース抵抗が第４図の場合の半
分以下になる。また、第４図での距離D2はポリ
シリコン膜６０２のエツチング時の写真製版での
重ね合せ精度によつては変動し、例えば設計上
2μｍの重ね合せでも、精度（エツチングを含め
て）が±1.0μｍならばD2＝1μｍ〜3μｍとなるが、
第５図のようにエミツタ拡散層７１に対して金属
シリサイド膜５０１を形成すると、 D2＝D2a＋D2b／２＝2.0＋1.0＋2.0−1.0／２＝2.0μｍ となつて設計通りとなる。
さらには第６図のようにエミツタ拡散層を追加
しても、従来例のようにベース・コンタクトおよ
び電極を追加エミツタ拡散層との間に入れなくて
も、金属シリサイド膜５０１でポリシリコン膜６
０１を介してベース電極９に結つているので、従
来通りベース抵抗を下げることがベース面積の従
来のような大幅な増大なくして達成できる。
しても、従来例のようにベース・コンタクトおよ
び電極を追加エミツタ拡散層との間に入れなくて
も、金属シリサイド膜５０１でポリシリコン膜６
０１を介してベース電極９に結つているので、従
来通りベース抵抗を下げることがベース面積の従
来のような大幅な増大なくして達成できる。
以上、説明したように、この発明によれば、エ
ミツタにセルフアライン的にベースコンタクトを
形成して、そのベース電極をポリシリコン膜と金
属シリサイド膜との２重層で引き出しベース層に
隣接する分離酸化膜上に形成したので、ベース電
極取り出し領域とエミツタ層との距離を小さくし
ベース抵抗を小さくできる。また、高不純物濃度
の外部ベース層を設けないので、ベース・コレク
タ間容量を小さくでき、周波数特性の良好なトラ
ンジスタが得られるなどの効果がある。
ミツタにセルフアライン的にベースコンタクトを
形成して、そのベース電極をポリシリコン膜と金
属シリサイド膜との２重層で引き出しベース層に
隣接する分離酸化膜上に形成したので、ベース電
極取り出し領域とエミツタ層との距離を小さくし
ベース抵抗を小さくできる。また、高不純物濃度
の外部ベース層を設けないので、ベース・コレク
タ間容量を小さくでき、周波数特性の良好なトラ
ンジスタが得られるなどの効果がある。
第１図ａ〜ｅは従来の製造方法の主要工程段階
における状態を示す断面図、第２図は従来方法で
製造されたトランジスタの平面パターン図、第３
図ａ〜ｅはこの発明の一実施例になる製造方法の
主要工程段階における状態を示す断面図、第４図
はこの実施例の方法で製造されたトランジスタの
平面パターン図、第５図および第６図は第４図に
おけるトランジスタの変形例をそれぞれ示す平面
パターン図である。 １……p-形シリコン基板、３……n-形エピタ
キシヤル層（第１伝導形層）、６，６１，６２…
…ベース層、７，７１……エミツタ層、８，８１
……コレクタ電極取り出し層、９……ベース電
極、１０……エミツタ電極、１１……コレクタ電
極、１０２……分離酸化膜、１０１，１０５……
シリコン酸化膜、２０１，２０２……窒化膜、３
０２……レジスト膜、４０１……PSG膜（絶縁
膜）、６００，６０１，６０２……シリコン膜、
５００，５０１，５０２，５０３……金属シリサ
イド膜。
における状態を示す断面図、第２図は従来方法で
製造されたトランジスタの平面パターン図、第３
図ａ〜ｅはこの発明の一実施例になる製造方法の
主要工程段階における状態を示す断面図、第４図
はこの実施例の方法で製造されたトランジスタの
平面パターン図、第５図および第６図は第４図に
おけるトランジスタの変形例をそれぞれ示す平面
パターン図である。 １……p-形シリコン基板、３……n-形エピタ
キシヤル層（第１伝導形層）、６，６１，６２…
…ベース層、７，７１……エミツタ層、８，８１
……コレクタ電極取り出し層、９……ベース電
極、１０……エミツタ電極、１１……コレクタ電
極、１０２……分離酸化膜、１０１，１０５……
シリコン酸化膜、２０１，２０２……窒化膜、３
０２……レジスト膜、４０１……PSG膜（絶縁
膜）、６００，６０１，６０２……シリコン膜、
５００，５０１，５０２，５０３……金属シリサ
イド膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体の表面部に分離領域に囲まれコレ
クタ領域を構成すべき第１伝導形層を形成する第
１の工程、この第１伝導形層の表面部の一部に第
２伝導形のベース層を形成する第２の工程、上記
ベース層上の一部からこれに接する上記分離領域
の上にわたつてシリコン膜を形成する第３の工
程、上記ベース層上を含む上記第１伝導形層の表
面上および上記シリコン膜の上にシリコン酸化膜
を形成する第４の工程、上記シリコン酸化膜に選
択エツチングを施してコレクタ電極取り出し層を
形成すべき部分およびエミツタ層を形成すべき部
分の上の上記シリコン酸化膜を除去する第５の工
程、この工程後上記シリコン酸化膜および除去さ
れたシリコン表面上にシリコン膜を形成し第１伝
導形の不純物を高濃度に導入した後、アニーリン
グを施して上記コレクタ電極取り出し層を形成す
べき部分に第１伝導形の不純物をシリコン膜から
第１伝導形基板に拡散させてコレクタ電極取り出
し層を形成するとともに、上記エミツタ層を形成
すべき部分に第１伝導形の不純物をシリコン膜か
ら基板ベース層内に拡散させてエミツタ層および
コレクタ電極取り出し層を形成する第６の工程、
上記シリコン膜がエミツタ層およびコレクタ電極
取り出し層をおおいかくす部分を除いて選択的に
除去する第７の工程、上記シリコン膜の一部を含
めて選択的に上記ベース層上およびシリコン膜上
の酸化膜を除去することにより、エミツタ層形成
のシリコン膜を一部マスクとしてベースコンタク
トの窓開けを行う第８の工程、第３の工程で形成
されたベース層のシリコン膜および一部ベース層
表面を含むベース電極取り出し領域、エミツタ層
の上のシリコン膜、コレクタ電極取り出し層の上
のシリコン膜および上記ベース層上のシリコン膜
の上に金属シリサイド膜を形成する第９の工程、
並びに上記分離領域の上および上記分離領域で囲
まれ上記各工程を経た領域上に保護膜を形成しそ
れぞれこの保護膜に設けた開孔を通して上記シリ
コン膜上位置にベース電極、エミツタ層上位置に
エミツタ電極およびコレクタ電極取り出し層上位
置にコレクタ電極を形成する第10の工程を備えた
ことを特徴とする半導体装置の製造方法。 ２ シリコン膜に多結晶シリコン膜を用い、第３
の工程では、多結晶シリコン膜を全上面に形成し
第２伝導形の不純物を導入後パターニングを施し
てベース層上の一部からこれに接する分離領域の
上にわたつて残すことを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22361482A JPS59112655A (ja) | 1982-12-18 | 1982-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22361482A JPS59112655A (ja) | 1982-12-18 | 1982-12-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59112655A JPS59112655A (ja) | 1984-06-29 |
| JPH0254662B2 true JPH0254662B2 (ja) | 1990-11-22 |
Family
ID=16800954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22361482A Granted JPS59112655A (ja) | 1982-12-18 | 1982-12-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112655A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131562A (ja) * | 1984-11-30 | 1986-06-19 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0669044B2 (ja) * | 1985-04-26 | 1994-08-31 | 富士通株式会社 | 半導体装置の製造方法 |
| US4898838A (en) * | 1985-10-16 | 1990-02-06 | Texas Instruments Incorporated | Method for fabricating a poly emitter logic array |
| JPH0611055B2 (ja) * | 1985-11-13 | 1994-02-09 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP2000252294A (ja) | 1999-03-01 | 2000-09-14 | Nec Corp | 半導体装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563821A (en) * | 1978-11-06 | 1980-05-14 | Nec Corp | Semiconductor device |
-
1982
- 1982-12-18 JP JP22361482A patent/JPS59112655A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563821A (en) * | 1978-11-06 | 1980-05-14 | Nec Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59112655A (ja) | 1984-06-29 |
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